该应用笔记讨论了鉴频鉴相器的指标对锁相环(PLL)死区及抖动性能的影响。
2011-12-06 11:28:55
5428 
本文介时钟频率概念及其对系统性能的影响，并在电路板级、芯片级和单元模块级分别提供了减小相位噪声和抖动的有效方法。
2012-03-10 09:55:234544 
本系列文章共有三部分，第 1 部分重点介绍如何准确地估算某个时钟源的抖动，以及如何将其与 ADC 的孔径抖动组合。在第 2 部分中，该组合 抖动 将用于计算 ADC 的 SRN，然后将其与实际
2012-05-07 11:37:302668 
为了正确理解时钟相关器件的抖动指标规格，同时选择抖动性能适合系统应用的时钟解决方案，本文详细介绍了如何理解两种类型时钟驱动器的抖动参数，以及从锁相环输出噪声特性理解时钟器件作为合成器、抖动滤除功能时的噪声特性。
2013-06-21 15:40:4114342 
Silicon Labs（亦称“芯科科技”，NASDAQ：SLAB）日前推出了一系列高性能I2C可编程晶体振荡器（XO），具有最佳的抖动性能和频率灵活性。凭借低至95fs的典型抖动性能，Si544
2017-12-13 09:32:488237 设计使用 UCC28700-Q1 反激式控制器对输出进行恒定电压和恒定电流控制。变频工作模式可最大限度减少空载时的待机功耗。此设计的特性包括通过准谐振谷底开关实现最高效率和频率抖动，从而提高 EMI 性能。 特性 初级侧调节恒定电压和恒定电流工作模式空载功耗低于 10mW频率抖动一路隔离式输出和一路接地参考式输出
2022-09-23 07:52:00
采用16 位、250 MSPS 数模转换器AD9467 和低抖动时 钟发生器 AD9523-1。第一部分说明了软件评估，其中模拟了ADC 性能随频率的变化情况并展示了如何在软件中连接各器件。第二 部分
2019-10-23 08:00:00
最近在开发一个产品，使用ADC功能，在调试前期，ADC极其不稳定，波动很大。就连原子哥也对其ADC性能提出质疑。结果果真如此吗？ 在软件调试之前，一个良好的硬件设计是保证ADC性能优越的前提条件
2021-08-04 07:20:11
John Johnson 德州仪器 在本文中，我们将讨论抖动传递及其性能，以及相位噪声测量技术的局限性。 时钟抖动和边沿速率 图1显示了由一个通用公式表述的三种波形。该公式包括相位噪声项“φ(t
2018-09-19 11:47:50
频率抖动改善EMI原理 开关电源采用脉宽调制(PWM)控制方式，开关频率不断提高，其高频开关波形含有大量谐波成分，通过传输线和空间电磁场向外传播，造成传导和辐射干扰。频率抖动技术(Frequency
2013-02-01 15:30:40
和ARM11。 从简单的三级流水线到先进的 8 级流水线结构。用单个时钟来进行比较，性能差别不大。 ARM11 是 ARM 家族中性能最强的一个系列。ARM7TM 通常只能在 200MHz 以下的频率运 行
2019-09-26 09:59:27
ICE3A2065ELJ离线式SMPS电流模式控制器的典型应用电路，集成650V CoolMOS和启动单元（锁存和频率抖动模式）。 CoolSETF3 ELJ版本是针对系统噪音的增强型LJ版本。它
2019-06-13 13:46:19
`下图是半桥LLC的半桥中点的波形，发觉频率在不停的抖动，是怎么回事？可从哪些方面下手解决？`
2019-02-20 10:29:44
DN1013- 了解时钟抖动对高速ADC的影响
2019-07-17 06:41:39
使用STM来测量出来的ADC0的转换时间抖动很大，已经排除了被抢占的时间的影响，其它导致ADC转换时间抖动的原因都有哪一些？
2024-02-05 06:22:13
信号路径设计是如何影响输出信号的抖动性能的？为了解决这一问题，有哪些不同的设计方法?
2021-04-12 06:24:23
时钟频率的不断提高使相位噪声和抖动在系统时序上占据日益重要的位置。本文介其概念及其对系统性能的影响，并在电路板级、芯片级和单元模块级分别提供了减小相位噪声和抖动的有效方法。
2019-06-05 07:13:30
同时触发ADC1 ADC2 ADC3方法
2023-10-19 06:24:16
。均方根时钟抖动可能会限制性能最佳的ADC的信噪比，在更高的输入频率下加剧。虽然这不会改变ADC的NSD电位，但会在具有高抖动时钟的系统中限制其实际SNR性能。由于ADC的模拟输入频率使用相同的rms
2018-11-01 11:33:13
基于Labview和Matlab的图像法抖动测量程序。能够实现对高速相机的图进行抖动分析。具体程序见附件中。需要labview2012及其以上版本才能打开运行。
2015-05-13 21:31:10
0.3 A 电流。UCC28700 拥有频率抖动特性，以减少 EMI。主要特色解决方案尺寸很小频率抖动以提高 EMI1 层电路板高输入电压过压和过流保护
2018-08-27 09:45:53
基于labview的红外图像增强，如直方图均衡、邻域平均法都可以，希望大神们可以给出详细的程序框图，拜托~~~~~~~
2014-04-27 22:56:40
采样时钟抖动对ADC信噪比的性能有什么影响？如何实现低抖动采样时钟电路的设计？
2021-04-14 06:49:20
有这些应用，但在模数转换系统中我们需要噪声来提高电路性能。这种信号处理技术，称为抖动，故意将具有适当 PDF（概率密度函数）和 PSD（功率谱密度）的噪声信号添加到 ADC（模数转换器）输入（采样和量化
2022-12-22 15:17:41
实现频率抖动的原理是啥？
2015-10-12 08:58:50
频率，其连续谐波的能量会越来越低。采用频率抖动技术(Frequency Jitter)的着眼点在于分散谐波干扰能量，我们使得开关电源的工作频率并非固定不变，而是周期性地变化，由于EMI发射分布在较广
2018-10-12 16:43:58
。这工作正常，直到我决定董事会所做的测量不够准确（在时间轴上）。因此，我将生成的时钟使能信号（2MHz）输出到IO-Pin，并使用示波器测量频率抖动。抖动似乎具有高斯分布，标准偏差约为28ns。我还测量
2020-08-19 06:09:57
高信噪比=低ADC孔径抖动吗？在设计中，为了避免降低ADC的性能，工程师一般会采用抖动极低的采样时钟。然而，用于产生采样时钟的振荡器常常用相位噪声而非时间抖动来描述特性。那么，有木有方法将振荡器相位噪声转换为时间抖动呢？
2019-08-13 06:27:54
目前的实时信号处理机要求ADC尽量靠近视频､中频甚至射频,以获取尽可能多的目标信息｡因而,ADC的性能好坏直接影响整个系统指标的高低和性能好坏,从而使得ADC的性能测试变得十分重要｡那要怎么测试高速ADC的性能？
2021-04-14 06:02:51
对高速信号进行高分辨率的数字化处理需审慎选择时钟，才不至于使其影响模数转换器（ADC）的性能。那么时钟抖动会对高速ADC的性能有什么影响呢？
2021-04-08 06:00:04
在本文中，我们将讨论抖动传递及其性能，以及相位噪声测量技术的局限性。 时钟抖动和边沿速率 图1显示了由一个通用公式表述的三种波形。该公式包括相位噪声项“φ(t)”和幅度噪声项“λ(t)。对评估的三个
2022-11-23 07:59:49
因为接收机锁相环路 (PLL) 追踪 f1 以下的抖动（从而排斥它），而发射 PLL 的频率上限为 f2。从接收机的角度来看，使链路性能降低的随机抖动降至这些限制之间。 图2高速通信链路—随机抖动测量
2018-09-19 14:23:47
本文介绍时钟抖动对高速链路性能的影响。我们将重点介绍抖动预算基础。 用于在更远距离对日益增长的海量数据进行传输的一些标准不断出现。来自各行业的工程师们组成了各种委员会和标准机构，根据其开发标准的目标
2022-11-23 06:59:24
(ADC/DAC))和本振(LO)要求采用低抖动参考时钟以提高性能。其他基带组件也要求各种频率的时钟源。表1.时钟发生器——典型性能表2.时钟分配产品——典型性能图1.面向采用MIMO架构的典型LTE
2018-10-18 11:29:03
其它时钟分配方法，其可降低整体抖动性能。您可使用如 LMK03806 等一款器件来克服这个问题，其在同一器件中整合了所有主时钟发生器和时钟分配功能（带驱动器），如图 1 所示。该器件可在 300MHz
2018-09-13 14:18:06
本期我将讨论在测量较低时钟频率的相位噪声和相位抖动时出现的一个非常常见的问题。在所有条件相同的情况下，我们通常期望分频的低频时钟产生比高频时钟更低的相位噪声。在数量上，你可能会记得这是20log（N
2021-06-24 07:30:00
码密度法测试ADC的INL和DNL时输入正弦波的频率和采样频率，采样点有什么关系？需要采样的周期是怎么确定的？看了美信AN2085里面举了个例子，测MAX1193,8BIT，采样频率45M，输入信号
2021-06-24 07:51:57
SI5342-EVB，评估板用于评估Si5342任意频率，任意输出，抖动衰减时钟倍频器。 Si5342结合了第四代DSPLL和Multisynth技术，可为需要最高抖动性能的应用生成任意频率时钟。可以使用Clock Builder Pro（CB Pro）软件工具控制和配置Si5342-EVB
2019-02-27 11:28:29
SI5347-EVB，评估板用于评估Si5347四路任意频率抖动衰减时钟倍频器。 Si5347在单个IC中包含4个独立的DSPLL，每个DSPLL具有可编程的抖动衰减带宽。 Si5347-EVB通过
2019-02-27 11:19:26
值，即使在相对较低的输入频率下也不例外。本文我将使用安装了 LTC2389-18 2.5Msps 18 位 ADC 和 LTC PScope 软件的 DC1826A-A 演示板，来说明抖动对于
2018-07-19 16:23:22
fpga设计利用普通IO口输出脉冲宽度为20ns脉冲，频率为100Khz,但最终输出频率在示波器上观察在50——120之间抖动。使用的时钟为主板自带时钟125MHz
2018-08-30 13:39:01
ADC的动态性能。为了将这种影响最小化，ADC的时钟源必须具有很低的定时抖动或相位噪声。如果在选择时钟电路时没有考虑该因素，则系统的动态性能在很大程度上将不由前端模拟输入或ADC的质量决定。理想时钟
2019-05-30 05:00:04
描述适用于 GSPS 数据转换器的低成本、高性能时钟解决方案。此参考设计讨论如何使用低噪声频率合成器 TRF3765 为 4 GSPS 模数转换器 (ADC12J4000) 生成采样时钟。实验展示了
2018-08-16 06:56:42
该参考设计是用于汽车应用的 EMI 和热性能优化型同步降压转换器。该电路由标称 12V 电池供电，提供 3.3V 的输出电压（电流为 8A）。该设计使用开关频率为 440kHz 的同步降压控制器。可通过跳线选择强制脉宽调制或二极管仿真模式。频率抖动用于提高 EMI 性能。
2009-11-14 18:05:11
285 本文主要讨论采样时钟抖动对ADC 信噪比性能的影响以及低抖动采样时钟电路的设计。
2009-11-27 11:24:0715 在离线 ac-dc 转换器中抖动脉冲宽度调制器 (PWM) 频率经证实可以通过将其由窄带变为宽带的方式来降低 EMI。本文将介绍一种用于抖动一个离线功率因数校正 (PFC) 预调节器 20%开关频率
2010-09-11 16:48:3620
抖动的概念和抖动的测量方法
在数字通信系统，特别是同步系统中，随着系统时钟频率的不断提高，时间抖动成为影响通
2008-11-27 08:28:114050 
用模拟时钟IC替代昂贵的高频率VCO，改善抖动性能
Analog Devices, Inc.，全球领先的高性能信号处理解决方案供应商，
2009-09-01 17:26:25855 MAX3671 具有亚皮秒级抖动性能的频率合成器，简化了高速系统的时钟设计
2009-09-18 08:32:46767 Maxim推出具有亚皮秒级抖动性能的频率合成器MAX367x
Maxim推出用于高速系统的带有9路相位对齐LVPECL输出的低抖动频率合成器MAX3671/MAX3673。这两款器件采用低噪声VCO和PLL架
2009-11-09 15:55:48933 您在使用一个高速模数转换器 (ADC) 时，总是期望性能能够达到产品说明书载明的信噪比 (SNR) 值，这是很正常的事情。您在测试 ADC 的 SNR 时，您可能会连接一个低抖动时钟器
2010-12-25 09:46:422870 
您在使用一个高速模数转换器 (ADC) 时，总是期望性能能够达到产品说明书载明的信噪比 (SNR) 值，这是很正常的事情。您在测试 ADC 的 SNR 时，您可能会连接一个低抖动时钟器件到
2011-01-05 10:44:481284 在固定频率(时钟控制)功率转换器中，窄带发射通常发生在开关频率，其连续谐波的能量也越来越低。
2011-08-25 14:39:054385 
为实现高信噪比(SNR)，ADC的孔径抖动必须很低(参见参考文献1、2和3)。目前可提供孔径抖动低至60 fs rms的ADC(AD9445 14位125 MSPS和AD9446 16位100 MSPS)。为了避免降低ADC的性能，必须采用抖动极低
2011-11-17 15:10:5328 美高森美公司（Microsemi Corporation，纽约纳斯达克交易所代号：MSCC） 宣布推出六款新型多输出、任意速率时钟合成器和频率转换/抖动衰减产品，新产品的主要优势在于输出时钟的高频率和超低抖动，以及内部集成了时钟驱动器和用户可配置存储区。
2013-06-19 11:55:441038 我们知道在固定频率PWM控制器中，窄带发射通常发生在开关频率，其连续谐波的能量会越来越低。采用频率抖动技术（Frequency Jitter）的着眼点在于分散谐波干扰能量，我们使得开关电源的工作频率
2016-12-14 10:15:0413532 
了解高速ADC时钟抖动的影响将高速信号数字化到高分辨率要求仔细选择一个时钟，不会妥协模数转换器的采样性能（ADC）。 在这篇文章中，我们希望给读者一个更好的了解时钟抖动及其影响高速模数转换器的性能
2017-05-15 15:20:5913 新型的高速ADC 都具备高模拟输入带宽（约为最大采样频率的3 到6 倍），因此它们可以用于许多欠采样应用中。ADC 设计的最新进展极大地扩展了可用输入范围，这样系统设计人员便可以去掉至少一个中间频率
2017-05-18 09:47:381 中国，北京-2017年6月29日-Silicon Labs（亦称“芯科科技”，NASDAQ：SLAB）日前宣布推出全新的高性能晶体振荡器（XO）系列产品，提供了业界最低抖动和最高灵活频率的解决方案
2017-06-29 17:41:021446 采用频率抖动技术减小EMI 为抑制开关电源电磁干扰新思路
2017-09-14 14:08:0114 中，窄带发射通常发生在开关频率，其连续谐波的能量会越来越低。采用频率抖动技术（Frequency Jitter）的着眼点在于分散谐波干扰能量，我们使得开关电源的工作频率并非固定不变，而是周期性地变化，由于EMI发射分布在较广的频率范围而不是
2017-09-25 08:45:0714 本文主要讨论采样时钟抖动对 ADC 信噪比性能的影响以及低抖动采样时钟电路的设计。 ADC 是现代数字解调器和软件无线电接收机中连接模拟信号处理部分和数字信号处理部分的桥梁，其性能在很大程度上决定
2017-11-27 14:59:2017 目前，锁相环大都采用经典的结构，虽然也能满足工业使用需求，但随着现代电子技术的发展，对于锁相环性能的要求越来越高，高频率、宽带宽、低功耗、低电压、低抖动、高稳定性等指标已成为人们研究锁相环的侧重点
2017-12-06 11:39:320 工业及汽车系统的低EMI电源变换器设计（六）通过频率抖动有效降低EMI
2019-04-08 06:07:001621 
ADI研讨会:高性能时钟: 解密抖动
2019-08-20 06:05:001656 时钟抖动性能主题似乎是时钟，ADC和电源的当前焦点供应厂家。理由很清楚;时钟抖动会干扰包括高速ADC在内的数字电路的性能。高速时钟可以对它们所接收的功率的“清洁度”非常敏感，尽管量化关系需要一些努力。
2019-09-14 11:24:007712 
对高速信号进行高分辨率的数字化处理需审慎选择时钟，才不至于使其影响模数转换器（ADC）的性能。借助本文，我们将使读者更好地理解时钟抖动问题及其对高速ADC性能的影响。
2020-08-01 11:26:111115 
对高速信号进行高分辨率的数字化处理需审慎选择时钟，才不至于使其影响模数转换器（ADC）的性能。借助本文，我们将使读者更好地理解时钟抖动问题及其对高速ADC性能的影响。
2020-08-20 14:25:16791 
14 位 125Msps 低功率双通道 ADC 增强了高效基站收发器的性能
2021-03-18 23:35:364 MT-200：降低ADC时钟接口抖动
2021-03-21 01:18:307 高速ADC使用外部输入时钟对模拟输入信号进行采样，如图1所示。图中显示了输入采样时钟抖动示意图。 图1、ADC采样 输入模拟信号的频率越高，由于时钟抖动导致的采样信号幅度变化越大，这点在图2中显示的非常明显。输入信号频率为F2=100MHz时，采样幅度变化如图红色虚
2021-04-07 16:43:457378 
AN-1576：采用AD9958 500 MSPS DDS或AD9858 1 GSPS DDS和AD9515时钟分配IC的高性能ADC的低抖动采样时钟发生器
2021-04-30 09:48:4213 ADC时钟接口中的最小抖动
2021-05-09 12:19:406 DN1013-了解时钟抖动对高速ADC的影响
2021-05-11 18:22:190 LMX2820 是一款高性能宽带合成器，可生成 45 MHz 至 22.6 GHz 范围内的任何频率。具有–236 dBcHz 品质因数和高相位检测器频率的高性能PLL 可以实现极低的带内噪声和集成
2021-06-12 09:05:001888 
频率抖动技术在开关电源EMC中的应用综述
2021-06-18 10:18:2921 作者: Richard Zarr
如果您在通信行业工作，那么您可能很熟悉抖动对系统性能的影响。抖动不仅会降低数据转换器的性能，而且还可在高速数字系统中产生误码。凭直觉判断，给时钟增加噪声会增大
2021-11-23 17:45:071769 
MSP430或STM32，在使用内部ADC出现的采样数据异常抖动问题采样设计：用于检测供电线路电流及电压。产品运行在两种模式下，1、低功耗静态模式（仓储态），2、全功能全速运行模式（工作态）。在仓储
2021-12-08 09:06:1012 Silicon Labs 声称其新型晶体振荡器 （XO） 提供业界最低的抖动以及频率灵活的性能。Si54x Ultra 系列 XO 在整个工作范围内将整数和分数频率的超低抖动降至 80 飞秒 （fs）。
2022-08-10 15:36:22667 本应用笔记介绍了超低抖动时钟频率合成器的设计思路。目标性能在2GHz时<100fs的边沿到边缘抖动。讨论和仿真测试结果表明，目标抖动比最初预期的更难实现。讨论组件变量和权衡，以用于未来的开发工作。
2023-01-16 11:09:56877 
DS1086L为3.3V扩频振荡器，用于符合电磁兼容性（EMC）标准（如FCC part 15或CISPR 22）的应用。理想情况下，这种架构的峰值功率衰减始终与抖动跨度和输出频率与抖动频率之比成正比。本应用笔记讨论了由于功率谱测量方式而产生的这些参数的实际限制。
2023-03-01 17:11:33484 
PD/QC快充电源ic U6648具有±5%的随机频率抖动功能，开关频率抖动分散了谐波扰动能量，获得良好的EMI特性。
2023-05-08 10:53:03259 通过使用抖动打破量化误差和输入信号之间的统计相关性可以提高理想量化器的性能。
2023-05-24 09:37:10393 
PD/QC快充电源icU6648布局简单能效好PD/QC快充电源icU6648具有±5%的随机频率抖动功能，开关频率抖动分散了谐波扰动能量，获得良好的EMI特性。U6648内部设计有固定65KHz
2023-05-09 15:05:12392 
通过使用抖动打破量化误差和输入信号之间的统计相关性可以提高理想量化器的性能。
2023-07-07 09:45:29316 
德赢Vwin官网
网站提供《时钟抖动对ADC性能有什么影响.pdf》资料免费下载
2023-11-28 10:24:101 晶振中的抖动有哪两种主要类型？ 晶振中的抖动主要分为相位抖动和频率抖动。 相位抖动是指晶振输出信号相位的随机波动。这种波动可能是由于晶体本身的不完美造成的，也可能是由于外部环境的干扰引起的。相位抖动
2024-01-25 13:51:07127
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