[问答]

Altera cyclone V 芯片可以在同一个BANK 实现既使用LVDS信号又使用1.8V的单端么

6957 电压

问答对人有帮助，内容完整，我也想知道答案 0 工作中帮忙验证管脚分配由于管脚比较紧张，设计中将单端1.8V 信号和LVDS信号放在了同一个BANK 分配好后 route会报错原理图中将该BANK 的VCCIO提供1.8V VCCPD提供2.5V 目的是要实现同一个BANK中既有LVDS信号又有单端的1.8V信号请问这种思路是不是芯片不允许？如果允许应该怎么设置？ 1
2016-12-20 13:34:38　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报齐越寒相关推荐 • 当Vcco为1.8V时，是否可以产生输出差分时钟/数据？ 2187 • LVDS信号是否可以毫无问题地传输？ 2740 • CYCLONE IV FPGA想用JTAG口编程FLASH，提问关于MSEL的BANK区为1.8V时的配置问题 4465 • 请问不同的IO级标准信号可以在xilinx spartan6-45t FPGA的同一个BANK中一起分配吗？ 2672 • 请问ADG3247可以data是1.8V的input吗？ 1522 • AD9467输出电平标准为LVDS，是否支持连接FPGA BANK1.8V？ 249 • LSF0108的1.8V参考电平异常的原因？怎么解决？ 113 • LVDS互连不包括Virtex-5和Virtex-7 2389 • 是否可以将LVDS_25输出直接连接到Virtex7 FPGA中的Vcco 1.8V HP组？ 3053 • AD9467 输出电平标准为"LVDS"，请问是否支持连接FPGA BANK1.8V，引脚约束为"LVDS"？ 6194