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本文采用VHDL语言完成了基于改进型全数字锁相环(ADPLL)的频率合成器设计与实现。本设计使用自适应数字分频器克服了锁相环同步带的限制。频率合成器的输入信号频率从1Hz到10MHz范围,输出信号相位以输入信号为基准,输出信号频率从1Hz到10MHz由用户设定,频率分辨率为1Hz。输出信号与输入信号的最大相差可控,输出信号频率的最大频差可控。
【关键词】：全数字锁相环;;VHDL;;频率合成器 【DOI】：CNKI:SUN:DZJS.0.2010-03-033 【正文快照】：0引言一般单片集成频率合成器由于锁相环同步带的限制对输入参考频率范围有较严格的要求,并且作为某一个实际项目设计,需要的频率合成电路特性、性能指标不尽相同。使用集成频率合成器,或者成本高、体积大、资源浪费多,或者不能完全满足设计性能的要求。本文针对集成频率合成器 
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