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SW[1]这样子例化错误，请问下，不能这样例化的吗？ 在顶层模块是input [4]sw;这样定义的，然后在底层模块要使用到sw[1]这个开关信号，现在例化这个信号出错了，求解。 
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7个回答
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random_choice模块中有SW[1]的接口，这变量命名符合Verilog语法？
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之前没有底层模块的时候，这样定系是可以用的 |
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您的意思是，只能input sw0;input sw1;…………这样定义吗？这样的话，我例化sw0是没问题的，但是为什么不能例化sw[0]？ |
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应该是端口命名不是是sw[1]吧
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我不知道你说的是不是这个意思，以前我写寄存器的时候reg ［15:0］ a ［5:0］，这样写就是有6个16位寄存器，用的时候才是a［0］ a［1］。。。
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YIKE123 发表于 2017-04-19 09:17 我就是这个意思，但是例化单独一个16位的寄存器的时候编译错误 |
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