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为什么在FPGA中读取FIFO时，读的第一个数据和第二个数据之间会有两个时钟周期的延迟呢？

11661 Verilog

问答对人有帮助，内容完整，我也想知道答案 0 在使用Modesim仿真时，读FIFO的第一个数和第二个数据之间有2个时钟的延迟，这是什么原因造成的啊 1 1.png (5.42 KB, 下载次数: 15) 已退回20积分
2017-4-30 10:00:03　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报 wkp321 相关推荐 • 使用两个级联MMCM第二个是否会影响第一个MMCM的抖动？ 2990 • 使用了两个ESP32，第二个ESP32不起任何作用的原因 205 • 关于韩彬出版的书《FPGA设计技巧与案例开发详解》中的图像缩小问题，和3X3模板的建立问题 6923 • 在labview中，如何使两个while循环同时运行,而第二个循环可以使用第一个循环的每一次运算数据？ 5337 • DSP使用platform_uart_write和platform_uart_read对UART进行写和读，FPGA自回环，写一组线性数，发现读到的第一个为0，第二个及以后就正常了 3083 • 波形图表横轴显示系统时间（1）图表初始化横轴时间1904初始化时显示系统时间如何实现 13557 • CC1101在快速接收两个数据包的处理方式是怎么样的？ 2475 • CC1101在快速接收两个数据包的处理方式？ 3893 • 触摸屏硬件检测发现第一个数值不变，第二个数字随y轴位置变化 970 • 数字量输出 5392 6个回答

答案对人有帮助，有参考价值 0 可能是两个原因，1、写入的时候就写进去了3个0；2、FIFO的配置有问题。

2017-4-30 11:27:36 评论举报周伟

答案对人有帮助，有参考价值 0 源代码贴出来看看。

2017-5-8 00:28:04 评论举报 fovefeng

答案对人有帮助，有参考价值 0 你这张图是啥东西？时钟在哪？读使能在哪？你说的第一个数据是指0，第二个数据是指1吗？

2017-6-13 23:30:47 评论举报 alasga

答案对人有帮助，有参考价值 0 这不是延时，而是从FIFO中读出来的两个空数据，跟你设置的FIFO的模式有关系

2017-6-16 16:59:03 评论举报米老鼠敏

答案对人有帮助，有参考价值 0 这个不叫延迟

2017-6-18 10:18:47 评论举报小刀哥

答案对人有帮助，有参考价值 0 提示: 作者被禁止或删除内容自动屏蔽

2017-6-18 22:09:00 评论举报头像被屏蔽

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