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FPGA的DCM模块，40MHz时钟输入，得到clkout1 40MHz，clkout2 60MHz，clkout1 120MHz。 对40MHz时钟添加了约束，系统不是会自动对三个输出时钟进行约束的吗？ 
编译后发现只对clkout1 40MHz，clkout2 60MHz进行了约束？ 这样是对的吗？ 请各位指点一二，谢谢。 
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4个回答
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是锁相环吗？如果不是锁相环要自己用generate clock来约束，如果是用drive all神马来着 ，记不起来了，网上能找到！
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谢谢！  我这个是xilinx系列的clocking wizard得到的dcm，也是属于锁相环。百度drive all 应该是针对altera公司的。请问针对xilinx怎么解决呢？ |
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2017-5-25 21:22:00
评论
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好像也有一个类似的指令把，具体记不清了，你百度一下吧！
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2017-5-27 11:29:00
评论
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