将clk通过引脚输出问题

用 FPGA将外部时钟进入FPGA然后直接输出，1、输入的clk峰峰值4.7V，为什么经过FPGA输出到IO口峰峰值为2V，
2、输入时钟时钟是个正弦波，经过了FPGA为什么输出时钟也是个正弦波，数字 电路不是只有0，1，输出不应该是个矩形波吗。

代码：
module pl_clk(
input rst,
input clk,
output clkout
);
assign clkout=(rst)?0:clk;

endmodule