[问答]

VHDL书写的testbench

3145 仿真

问答对人有帮助，内容完整，我也想知道答案 0 本帖最后由 weslydreamer 于 2017-9-24 09:24 编辑出现一个问题，Modelsim仿真的图像没有反应，一直都没有数值，请教是什么问题？附上源程序，请各位前辈赐教，谢谢！ 1）这是VHDL文件： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENtiTY DFF1 IS PORT(CLK:IN STD_LOGIC; D:IN STD_LOGIC; Q:OUT STD_LOGIC); END ENTITY DFF1; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1:STD_LOGIC; BEGIN PROCESS(CLK,Q1) BEGIN IF CLK'EVENT AND CLK='1' THEN Q1<=D; END IF; END PROCESS; Q<=Q1; END bhv; 2）这是VHDL testbench： LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY DFF1_vhd_tst IS END DFF1_vhd_tst; ARCHITECTURE DFF1_arch OF DFF1_vhd_tst IS CONSTANT period:TIME:=80 ns; SIGNAL CLK : STD_LOGIC:='0'; SIGNAL D : STD_LOGIC; SIGNAL Q : STD_LOGIC; COMPONENT DFF1 PORT ( CLK : IN STD_LOGIC; D : IN STD_LOGIC; Q : BUFFER STD_LOGIC ); END COMPONENT; BEGIN clock_gen:PROCESS(CLK) BEGIN CLK<=not CLK AFTER period/2; END PROCESS; CLK<='0','1' AFTER 60 ns,'0' AFTER 120 ns; D<='0','1'AFTER 120 ns; Q<='1','0'AFTER 120 ns; END DFF1_arch; 0
2017-9-24 09:22:08　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报 weslydreamer 相关推荐 • 怎样在Verilog写的testbench测试VHDL模块?? 7368 • 请问modelsim的testbench用VHDL如何编写 2856 • 怎么给vhdl的testbench指导文件？ 2911 • 怎么使用命令行的非项目模式xsim VHDL testbench 2162 • 用quartusii 9.1 生成的vht文件，testbench等问题 8474 • FPGA的代码书写规范 1802 • vhdl 过程语句 2222 • 求一个用VHDL代码书写的二进制向十进制转换的功能模块 11070 • 奇怪的VHDL Testbench错误 3434 • 关于路由后仿真和VHDL测试平台 1498 1个回答