Verilog HDL代码书写规范

1. 目的
本规范的目的是提高书写代码的可读性、可修改性、可重用性，优化代码综合和仿真的结
果，指导设计工程师使用VerilogHDL 规范代码和优化电路，规范化可编程技术部的 FPGA 设计输
入，从而做到：① 逻辑功能正确，②可快速仿真，③ 综合结果最优（如果是hardware model) ，④
可读性较好。
2. 范围
本规范涉及Verilog HDL 编码风格，编码中应注意的问题，Testbench 的编码等。
本规范适用于Verilog model 的任何一级（RTL ，behavioral, gate_level) ，也适用于出于仿真、综
合或二者结合的目的而设计的模块。