基于verilog hdl的19位计数器的仿真问题

不清楚你的问题是什么

testbench不懂怎么写。

`timescale 1ns/1ns
module counter_TB;
reg inclk;
reg rst_n;
reg en;
wire [18:0] out;

parameter PERIOD=50;

initial

begin
inclk=0;
forever #(PERIOD/2)
inclk= ~inclk;
end

initial

begin
en<=1'b0;
forever #((PERIOD/2)*5)
en<= ~en;
end

initial

begin
rst_n=1;
end

counter counter1
(
.inclk (inclk),
.rst_n (rst_n),
.en (en),
.out (out)
);


task task_sysinit;
begin
end
endtask

initial
begin
task_sysinit;
end

endmodule

这个是我写的testbench。
但是输出信号out总是全0。

为什么不用
always
#(PERIOD/2) inclk=~inclk
来产生时序呢？

模块里面写 initial value_r<=0; ？？？不知道你想表达什么