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最初的步骤，对原理图进行DRC检查，没问题，然后tools →creat neilist，生成网表。然后在allegro中，import 然后选择logic将网表文件进行导入，画一个矩形的package routin，然后quickplace。
后来！ 发现原理图中有3根线连反，按照同样的方式，结果一导炸了！画完的板子效果全没了。 后来由于电脑出了点问题，我就一直没去试。我估计就是在orcad如上图的设置里，选中Create or Update PCB Editor Board,然后Place Changed的复选框里选择never。这样是不是就起到了update的更新效果，然后是不是在allegro中就不用quickplace这个按钮了。 还请各位不吝赐教，积分都是小事。 
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8个回答
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你没保存吗 ?
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正常如果没改位号的话，再导一遍网表就可以了，不用选Create or Update PCB Editor Board
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我觉得还是多试几次
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我导入的时候都是更改的部分变动啊，其他的都没动。。。
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如果没有改原理图中对应的器件位号的话，应该不会出现楼主所述的情况吧，至少我还没有出现过。
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我原来是原理图线画反了，allego pcb不要动，把原理图修改好重新生成网表再导入allego 再把线改一下就好了。不需要quick place
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一般导入下就行 除非增加了元器件才需要PLACE
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