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本帖最后由 一只耳朵怪 于 2018-6-19 10:52 编辑
各位专家好,我在6678板子上(CCS5.0)用QDMA进行从片内到片外搬数,但数据有错误。同样的配置片外到片外搬数就是正确的。我将cache关掉还是错误的。以下是部分代码,在这之前已经配置好了其他参数。请问各位专家有什么办法解决吗?谢谢。
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10个回答
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问题补充:附件中是源地址和目的地址的数据,错误的地方都是0,其他有数据的正确。还有dma和cpu对同一字段的访问谁优先?
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您好, 从代码来看感觉在从LL2将数据搬到外部memory,在给QDMA srcAddr赋值时没有转换为全局地址,你可以在配置完QDMA后启动QDMA之前看一下对应PaRAM set中的srcAddr是否为全局的值如0x1n8xxxxx(core_n),如果为0x008xxxxx则说明需要转换为全局地址。请确认后测试反馈一下,谢谢。 |
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zbb9612 发表于 2018-6-19 06:44 您好, 我是从SHRAM搬到片外memory的,PaRAM set 的srcAddr的值为0x0c08366c。这个地址值有问题吗?还有,麻烦您看一下我上面的问题补充,附件里的数据可能能提供一些线索。谢谢! |
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keith3000 发表于 2018-6-19 06:53 源地址在SL2,还是请确认是否cache的问题。可以在初始化完SL2后通过勾选L1D cache看看memory中的数据是否有变化,如有变化怎会是cache的影响,可以加cache flush。 |
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zbb9612 发表于 2018-6-19 07:08 您好, 我按您说的查看后,数据没有变化。我的cache是开在L2中的,对从SHRAM到片外的搬数会有影响吗?而且您看过我上述附件里的数据吗?感觉好像是被中断了,是不是和CPU的访问冲突了,如果是的话,可以通过降低DMA的时钟频率改变吗?我之前是一个宏块行整体搬数的,后来改成一个像素行的搬,结果还是这样的错误。谢谢! |
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zbb9612 发表于 2018-6-19 07:08 您好, 我按您说的查看后,数据没有变化。我的cache是开在L2中的,对从SHRAM到片外的搬数会有影响吗?而且您看过我上述附件里的数据吗?感觉好像是被中断了,是不是和CPU的访问冲突了,如果是的话,可以通过降低DMA的时钟频率改变吗?我之前是一个宏块行整体搬数的,后来改成一个像素行的搬,结果还是这样的错误。谢谢! |
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keith3000 发表于 2018-6-19 07:33 我看了你的数据,现象与你的描述一致。至于你描述的被中断打断及与CPU访问冲突是不会影响QDMA搬数。我的建议如下: 1. 从现象来看,最有可能是与cache有关,即在向源地址SL2写数的时候,没有往外刷L1D cache导致,所以我建议你可以在向源地址SL2写完数据后增加cache flush的操作,对应CSL函数为CACHE_wbL1d(可以在csl_cacheAux.h中查到该函数),在使用cache flush时定义SL2源地址保证64B对齐,长度也是64B对齐。 2. 如果增加cache flush操作后还是不行,并且确认不是受到cache的影响,请确认QDMA的启动顺序是否正确,即确认保证最后向trigger word中写入参数。例如设置QDMA srcAddr为trigger word,则需要在配置完其他参数后最后向srcAddr中写入配置。(注:这个现象之前论坛中其他人也遇到过,就是由于没有保证最后写trigger word导致)。 |
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zbb9612 发表于 2018-6-19 07:46 Hi, Andy 谢谢你的悉心指导,现在可以了。就像你说的那样。是cache和字对齐的问题。非常感谢! |
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您好,我也遇到了和您同样的问题,开启cache时候,DMA数据拷贝不正确,想使用cache_wbL1d()对cache里的数据进行回写。 但是我搬运的数据量SIZE在23K左右,而且是一个复杂的结构体,这样的话,我直观的想法就是 cache_wbL1d(psrc,SIZE,CACHE_WAIT); CACHE_wbL1dWait(); 肯定这个结构只有一部分在这个数据结构中的,但是release版本的不对, 还有那个对齐的问题,地址不是64B对齐的就会出错吗 |
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60user62 发表于 2018-6-19 08:11 你好,L1d CACHE是自动enable的,如果你还开了别的CACHE那么要根据数据手册,相应的CACHE写回和无效。关于字对齐我不太了解,我那个问题就是地址是64位对齐的就没有出错 |
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