完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
|
请教各位专家：
使用AD9364的FDD模式，将DATA_CLK送入FPGA的时钟输入引脚，用FPGA内部PLL进行倍频。 当AD9364处于ALERT状态时，FPGA内部PLL能够保持锁定状态。通过写寄存器将AD9364状态置为FDD状态时（reg[0x017]=0x1A），发现FPGA内部PLL不能保持锁定状态了。 请教大家哪个寄存器的配置有问题会造成上述现象？ 
|
|
相关推荐
6个回答
|
|
|
正常来说DATACLK在alert状态还是FDD下都是有输出时钟，你可以通过示波器测试下这个时钟频率是否正常。
我觉得是不是这个驱动能力不足？ 你可以尝试下吧寄存器03B的值改为44，这样可以提到DATACLK的驱动能力20%。 |
|
|
|
|
|
按照您说的方法试了一下，还是有问题。如果屏蔽掉0x289,0x8E的寄存器设置，就没有问题。有点摸不着头脑了。
|
|
|
|
|
|
看你这个意思说的是AD9361内部的PLL锁定问题吧？不是FPGA的。
如果是9361内部PLL只有可能是你在cal的过程中出现问题了，导致在FDD状态下PLL无法锁定 这个cal主要在016寄存器，校准OK后会自清零，你可以重点查下这个 另外BBPLL是否有正常锁定？ |
|
|
|
|
miweurwer 发表于 2018-8-20 08:05 AD9361指示的BBPLL是一直锁定的，输出的DATA_CLK送入FPGA内部锁相环不能锁定。 |
|
|
|
|
|
查电源
|
|
|
|
|
|
你好，问题解决了吗？
|
|
|
2018-12-17 16:23:58
评论
|
|
只有小组成员才能发言，加入小组>>
1013 浏览 2 评论
给ADUM4223 增加信号驱动15V电压就不正常， 波动很大会被烧是什么情况？
1401 浏览 2 评论
ADP5092 SYS端口为2.09V，但是REG_OUT为0是什么原因？
1949 浏览 1 评论
ad7193差分输入ain1与ain2差是正值时，读到电压与实际值误差小，但为负值值，误差就变的很大
4278 浏览 2 评论
9069 浏览 1 评论
ADC3442采集，分析数据出现有规则毛刺，请问是哪方面的问题啊？
1573浏览 3评论
AD7190状态寄存器一直是0x80，连续转换模式下RDY不拉低
1703浏览 2评论
1016浏览 2评论
1690浏览 2评论
给ADUM4223 增加信号驱动15V电压就不正常， 波动很大会被烧是什么情况？
1404浏览 2评论
/7 
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
3409
淘帖
3607
