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如何在PSoC 5LP中生成7MHz时钟频率或PWM？
我把直接时钟输出引脚，但在示波器输出不完美或良好？ 我如何解决这个问题？
以上来自于百度翻译
以下为原文 How Can i Generate 7Mhz Clock Frequncy to the timer or pwm in a psoc 5LP? i Was taking the direct clock to the output pin but in a oscilloscope the output are not perfect or good ? How Can i resolve this problem? 
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25个回答
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你能指出你的PSOC5LP使用的PIN吗？ 你能指出使用的开发工具包吗？CY8CKIT-050/CY8CKIT-059/其他 有了CyPress DOC（Schema，…），我们可以确定您没有这个引脚的外部电容器或电阻器。 罗宾。
以上来自于百度翻译
以下为原文 could you indicate the used pin of your PSoC5LP? could you indicate the development kit used? CY8CKIT-050 / CY8CKIT-059 / other With the cypress doc (schema, ...) we can be sure you haven't external capacitor or resistor for this pin. Robin. |
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ndrwer 发表于 2018-9-10 19:42 你好， 我使用CY8CKIT-050和PORT0PUN0，即P0〔0〕。 谢谢你的回答。 最好的问候 塞吉。
以上来自于百度翻译
以下为原文 Hello, i am using the CY8CKIT-050 and port0pin0 i.e.P0[0]. Thanks For Answer. Best regards seggi. |
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你好， 这个引脚似乎是正确的（没有外部组件）。附件中的CF模式 对于其他别针有同样的问题吗？在这种情况下可能是你的探针。 你的， 罗宾。 CY8CKIT-050BSI示意图 103.6 K
以上来自于百度翻译
以下为原文 hi, This pin seems a correct one (without external component). cf schema in attachment Do you have the same issue for an other pin? => in this case may be it's your probe. yours, Robin.
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呃。萨加尔亚什 50 ns的上升时间，观察到的图片提供了典型的不良示波器探头（像那些可以在易趣网上找到10美元/双）。（BTW你有100MHz或60MHz TEK范围吗？）. 为了看到更好的脉冲形状，你需要更好的探测。简单的方法是做你自己的探索。对于1MOHM输入和简单的1.5’长度RG176电缆，我看到大约10ns的上升时间。用50欧姆加载电阻和4.95K串联电阻在端部得到1/20探针3NS上升时间。参见： HTTPS://www. Enn.COM/Dealth/Test-and MealthMe/445 864/Buff-You-Out-Orthopopope- Prime- Posi-Prime-第1部分- ODISSEY1
以上来自于百度翻译
以下为原文 Er. Sagarkayash, 50 ns risetime, observed on the picture provided is typical for poor oscilloscope probes (like ones that could be found on EBay for $10/pair. (BTW do you have 100MHz or 60MHz Tek scope?). To see better pulse shape you need better probe. The easy way is to make your own probe. For 1MOhm input and simple 1.5' lengh RG176 cable I see approx. 10ns risetime. With 50 OHm loading resistor and 4.95k serial resistor at the tip I get 1/20 probe with 3ns risetime. See e.g: https://www.edn.com/design/test-and-measurement/4458644/Build-your-own-oscilloscope-probes-for-power-measurements--part-1- /odissey1 |
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是的，我在其他别针上也有同样的问题。 最好的问候， 萨加尔
以上来自于百度翻译
以下为原文 Yes , i Has Same Problem On other pin also. Best Regards, Sagar |
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nvwuwy 发表于 2018-9-10 20:23 你好， 我已经检查了TEK 100MHz的范围。 所以我认为不是范围问题。
以上来自于百度翻译
以下为原文 Hello , i am already Checking On A TEK 100Mhz Scope . so i think not a problem of scope . |
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使用不同的探头和不同的电缆？ 鲍勃
以上来自于百度翻译
以下为原文 Using a different probe and different cable? Bob |
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你好， 是的，我已经检查了不同的探头和电缆。 最好的问候 萨加尔
以上来自于百度翻译
以下为原文 Hello, Yes i was already checking to the different probe and cable too. Best regards sagar |
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萨加尔 在范围屏幕截图中，每个分区的电压显示为20V，信号峰值触及2.5个分区。这表明探头是1X模式，在示波器探头设置，它被设置为10X。 你能把探测器放在10X，然后截图吗？ -拉吉夫
以上来自于百度翻译
以下为原文 Sagar, In the scope screenshot, voltage per division is being shown as 20V and the signal peak touches 2.5 divisions. This indicates probe is in 1x mode and in the oscilloscope probe settings, it is set as 10x. Can you set the probe in 10x and take the screenshot? -Rajiv |
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bbs注册 发表于 2018-9-10 21:19 现在你可以看到它的屏幕截图10X探头电缆。 最好的问候 萨加尔
以上来自于百度翻译
以下为原文 Now you can see it the Screenshot of 10x probe Cable. Best Regards sagar. |
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你试过调整探头上的补偿电容器了吗？请提供您使用的示波器和探头的详细信息。 当做， 德黑拉杰
以上来自于百度翻译
以下为原文 Did you try adjusting the compensating capacitor on the probe? Please provide the details of your oscilloscope and the probe you are using. Regards, Dheeraj |
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当时钟直接输出引脚，你应该看到确切的时钟频率，你已经设置为输出。如果在时钟块中设置了容差，则应该看到如下所示范围内的输出：
对于7MHz，输出范围可能在665 MHz～7.35MHz之间。如果你不检查容差，你应该会看到一个更精确的7MHz。 从它的外观看来，你可能已经改变了时钟或分频器的一些设置。所以，如果你能在这里分享你的项目，让我看一看，那就太好了。另外，让我知道你所观察到的频率，示波器输出的截图将是巨大的。 期待您的回复。 当做， 德黑拉吉德卡马斯
以上来自于百度翻译
以下为原文 When the clock is given directly to the output pin, you should be seeing the exact clock frequency you have set as output. In case you have set tolerance in the clock block, you should see the output in the range as shown below: For 7Mhz the output might range will be between 6.65MHz - 7.35MHz. If you unchecked the tolerance, you should see a more accurate 7MHz. From the looks of it, seems like you might have changed some settings in the clocks or the divider values. So, it would be great if you could share your project here so that I can have a look. Also, let me know what frequency you are observing, a screenshot of the oscilloscope output would be great. Looking forward to your reply. Regards, Dheeraj D Kamath |
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“不完美”意味着什么？频率是关闭的吗？
时钟分频器是整数，因此要获得7MHz，主时钟必须是77 MHz、70MHz、63MHz、56MHz、49 MHz、…在时钟部分将PLL设置为这些值中的一个。 ODISSEY1
以上来自于百度翻译
以下为原文 What does it mean ''not perfect' - frequency is off? The clock divider is an integer number, so to get 7MHz, the Master clock must be any of 77MHz, 70MHz, 63MHz, 56MHz, 49MHz, ... In the clocks section set PLL to one of those values. /odissey1 |
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我在一个时钟里尝试一切。
每当我把7 MHz的时钟放在输出引脚上时，我只给它6MHz或8MHz的频率，但我从来没有把它的7MHz频率。 我也尝试了定时器和PWM，但同样的问题发生。 实际上，我想在单个输出引脚上产生不同的不同频率。 下面我把CRO的输出连接到7MHz时钟。@问题产生时钟频率？
以上来自于百度翻译
以下为原文 i was trying everything in a clock. whenever i was put the 7 mhz clock on to the output pin i was just give it the 6MHz or 8MHz frequency but i was never take it the 7mhz frequency . i was also tryed to the timer and pwm but same problem is occur . actually i want to generate the different different frequency on a single output pin. below i was attached the output of the CRO to the 7mhz clock. |
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nvwuwy 发表于 2018-9-10 22:35 在设计范围内的资源-GT时钟中，请将PLL时钟设置为7 MHz的倍数（如图中所示），例如49 MHz。 现在要获得7兆赫时钟，请设置时钟除法器7（或简单地设置为7兆赫）。现在输出将是7兆赫。这将产生固定的7兆赫时钟。 ODISSEY1
以上来自于百度翻译
以下为原文 In the Design Wide Resources->Clocks, please set the PLL clock to multiples of 7 MHz (as shown on the picture), for example 49MHz. Now to get 7 MHz clock, please set the clock divider to 7 (or simply set it to 7 MHz). Now the output will be 7 MHz. This will produce fixed 7 MHz clock. /odissey1 |
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nvwuwy 发表于 2018-9-10 22:35 由于分频器的高粒度，不可能使用标准定时器或PWM获得大约7 MHz的精细可调谐频率。例如，使用MistelyCK＝70 MHz，以及分频器9, 10或11，输出频率将相应地：7.777 MHz、7 MHz或6.363 MHz。 获得微调输出的一种方法是利用DDS方法。您可以尝试使用DDS24或DDS32组件来实现： DDS24：24位DDS任意频率发生器组件 ODISSEY1
以上来自于百度翻译
以下为原文 It is not possible to get finely tunable frequency around 7 MHz using standard Timer or PWM, due to high granularity of the divider. For example, with MASTER_CLK=70 MHz, and dividers 9, 10 or 11 the output frequency will be accordingly: 7.777 MHz, 7.0 MHz or 6.363 MHz. One way to get fine-tuned output is to utilize DDS approach. You can try using either DDS24 or DDS32 components for that: DDS24: 24-bit DDS arbitrary frequency generator component /odissey1 |
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谢谢大家帮我
这意味着很多。 现在我产生了7兆赫的频率，但这个形状并不好。 我需要方波7MHz的输出。 最好的问候 萨加尔
以上来自于百度翻译
以下为原文 Thanks Guys for Helping me it means a lot. now i am generated the 7 mhz frequency but this shape is not good . i am wanted the square wave 7mhz output. best regards sagar |
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CB电阻 发表于 2018-9-10 22:51 非常感谢你帮助我。
以上来自于百度翻译
以下为原文 thank you so much for helping me. |
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nvwuwy 发表于 2018-9-10 23:10 好啊。我会试试这个。 顺便说一下，谢谢。
以上来自于百度翻译
以下为原文 ok. i will try this. and by the way thanks. |
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只有小组成员才能发言，加入小组>>
740个成员聚集在这个小组
加入小组1980 浏览1 评论
1737 浏览1 评论
3514 浏览1 评论
请问可以直接使用来自FX2LP固件的端点向主机FIFO写入数据吗？
1670 浏览6 评论
1448 浏览1 评论
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