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FPGA配置AD9364怎么操作

问答对人有帮助，内容完整，我也想知道答案 0 有配置文件如下： //********************************************************** // AD9361 R2 Auto Generated Initialization Script: This script was // generated using the AD9361 Customer software Version 2.1.3 //********************************************************** // Profile: LTE 10 MHz // REFCLK_IN: 40.000 MHz RESET_FPGA RESET_DUT BlockWrite 2,6 // Set ADI FPGA SPI to 20Mhz SPIWrite 3DF,01 // Required for proper operation ReadPartNumber SPIWrite 2A6,0E // Enable Master Bias SPIWrite 2A8,0E // Set Bandgap Trim REFCLK_Scale 40.000000,1,2 // Sets local variables in script engine, user can ignore SPIWrite 292,08 // Set DCXO Coarse Tune[5:0]. Coarse and Fine nominal values used with eval system. Other nominal values may be needed in a customer system SPIWrite 293,80 // Set DCXO Fine Tune [12:5] SPIWrite 294,00 // Set DCXO Fine Tune [4:0] SPIWrite 2AB,07 // Set RF PLL reflclk scale to REFCLK * 2 SPIWrite 2AC,FF // Set RF PLL reflclk scale to REFCLK * 2 SPIWrite 009,07 // Enable Clocks WAIT 20 // waits 20 ms //********************************************************** // Set BBPLL Frequency: 983.040000 //********************************************************** SPIWrite 045,00 // Set BBPLL reflclk scale to REFCLK /1 SPIWrite 046,03 // Set BBPLL Loop Filter Charge Pump current SPIWrite 048,E8 // Set BBPLL Loop Filter C1, R1 SPIWrite 049,5B // Set BBPLL Loop Filter R2, C2, C1 SPIWrite 04A,35 // Set BBPLL Loop Filter C3,R2 SPIWrite 04B,E0 // Allow calibration to occur and set cal count to 1024 for max accuracy SPIWrite 04E,10 // Set calibration clock to REFCLK/4 for more accuracy SPIWrite 043,29 // BBPLL Freq Word (Fractional[7:0]) SPIWrite 042,5C // BBPLL Freq Word (Fractional[15:8]) SPIWrite 041,12 // BBPLL Freq Word (Fractional[23:16]) SPIWrite 044,18 // BBPLL Freq Word (Integer[7:0]) SPIWrite 03F,05 // Start BBPLL Calibration SPIWrite 03F,01 // Clear BBPLL start calibration bit SPIWrite 04C,86 // Increase BBPLL KV and phase margin SPIWrite 04D,01 // Increase BBPLL KV and phase margin SPIWrite 04D,05 // Increase BBPLL KV and phase margin WAIT_CALDONE BBPLL,2000 // Wait for BBPLL to lock, Timeout 2sec, Max BBPLL VCO Cal Time: 345.600 us (Done when 0x05E[7]==1) SPIWrite 是通过SPI写数据，但是 WAIT_CALDONE BBPLL,2000 // Wait for BBPLL to lock,如何操作？ AD9364按照配置文件写下去就可以配置完了吗，中间过程还要不要操作别的管脚？ 0
2018-9-11 21:09:38　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答 tutu1583 该类别下有 11 个回答。邀请回答举报张石相关推荐 • 请问可以自己用FPGA实现SPI配置AD9364吗 3191 • AD9364 DATA_CLK送入FPGA，FPGA内部，为什么PLL不能锁定？ 3401 • 射频收发器AD9364发射不能调制 3643 • 请问AD9371/AD9364如何配置？ 7653 • 请问AD9364锁定时间具体是多少？ 1619 • 请问ad9365的配置寄存器和AD9364是否一样？ 3240 • AD9364载波同步可以通过实时控制AD9364内部频综改变接收机本振吗？ 1598 • 请问ad9364的最大传输速率是多少 1943 • AD9364 RX LVDS电平幅度只有140-180mv 1881 • 请问AD9361或者AD9364可以设计成简单的信号源吗？ 3610 2个回答

答案对人有帮助，有参考价值 0 那位大神能解释下配置文件语句呀！ BlockWrite 2,6 // Set ADI FPGA SPI to 20Mhz SPIWrite 3DF,01 // Required for proper operation ReadPartNumber SPIWrite 2A6,0E // Enable Master Bias SPIWrite 2A8,0E // Set Bandgap Trim 其中BlockWrite 2,6 // Set ADI FPGA SPI to 20Mhz是说SPI时钟不能超过20M吗 ReadPartNumber又是什么含义，怎么操作

2018-9-12 19:23:06 评论举报张石