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请问在DDS系统中通过DDS内部倍频得到芯片参考时钟内部倍频是否对输出信号有影响？

3155 DDS 时钟晶振

问答对人有帮助，内容完整，我也想知道答案 0 在DDS系统中通过DDS内部倍频得到芯片参考时钟，内部倍频是否对输出信号有影响，比如说AD9951采用100M晶振然后芯片内部4倍频得到参考时钟，经过测试，输出信号经过滤波之后存在100M频率分量，总是不能完全抑制，这是什么原因导致的呢？？？ 0
2018-9-26 14:15:33　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × cong29898 该类别下有 74 个回答。邀请回答 bwerwer 该类别下有 68 个回答。邀请回答尼克wo 该类别下有 46 个回答。邀请回答崇明土匪该类别下有 45 个回答。邀请回答 xieweibin 该类别下有 40 个回答。邀请回答脑洞大赛7 该类别下有 40 个回答。邀请回答 yfdsfqdqd 该类别下有 38 个回答。邀请回答 wjwierw 该类别下有 38 个回答。邀请回答 Arttronix 该类别下有 32 个回答。邀请回答 bgvywerq 该类别下有 25 个回答，其中被选为最佳答案 1 次。邀请回答 wyerwwr 该类别下有 24 个回答。邀请回答 easonl 该类别下有 24 个回答。邀请回答 evpt 该类别下有 24 个回答。邀请回答脑洞大赛20 该类别下有 22 个回答。邀请回答 60user167 该类别下有 22 个回答。邀请回答 keven杨该类别下有 21 个回答。邀请回答 HTJD 该类别下有 20 个回答。邀请回答 xiaokanchenfu 该类别下有 19 个回答。邀请回答 ci56789 该类别下有 19 个回答。邀请回答 h1654155957.9852 该类别下有 19 个回答。邀请回答举报朱梁贡相关推荐 • 请问倍频器的输入信号和输出信号的相位关系？ 5991 • 请问能将FPGA输出的差分时钟作为AD9954的参考时钟输入吗？ 6037 • AD9910 PLL倍频REFCLK_OUT没输出 3149 • 求助，关于AD9910 PLL倍频问题求解 331 • 如何抑制DDS输出信号中杂散问题？ 2652 • 请问AD9854输出正弦信号时外部时钟倍频怎么设置？ 2139 • FPGA如何实现倍频 23792 • 基于DDS技术的波形发生器该怎么设计？ 1228 • 请问ad9910的DRG扫频模式positive (+Δ t) slope step intervals是什么意思？ 4059 • 怎么利用FPGA设计基于DDS的信号发生器？ 1412 3个回答

答案对人有帮助，有参考价值 0 通常DDS内部的PLL倍频器是一种有效的系统时钟解决方案，即用低频的晶振经过PLL后可以得到一个高频系统时钟，你提高的例子是400MHz=100MHz*4，这里PLL带宽在2MHz左右， 100MHz的参考进入PLL，参考分频为1, N=4，而且2MHz带宽与100MHz之间有近两个10倍频程。那么100MHz的鉴相频率能量会被低通滤波器衰减。你说滤波后100MHz的频率分量较大，请给出具体数值，另外请发出你的AD9951原理图：包含电源设计以及100MHz晶振电路。

2018-9-26 14:34:00 评论举报李淑嘉

答案对人有帮助，有参考价值 0 VERTEX2016 发表于 2018-9-25 09:56 通常DDS内部的PLL倍频器是一种有效的系统时钟解决方案，即用低频的晶振经过PLL后可以得到一个高频系统时钟，你提高的例子是400MHz=100MHz*4，这里PLL带宽在2MHz左右， 100MHz的参考进入PLL，参考分频为1, N=4，而且2MHz带宽与100MHz之间有近两个10倍频程。那么100MHz的鉴相频率能量会被低通滤波器衰减。你说滤波后100MHz的 ... 第一个为AD9951电路，第二个晶振，100M分量幅度在80多毫伏，后来仔细检查发现数字地模拟地没隔离，很可能是导致这个问题的原因

2018-9-26 14:44:52 评论举报朱梁贡

答案对人有帮助，有参考价值 0 fantasyo老时光发表于 2018-9-25 10:07 第一个为AD9951电路，第二个晶振，100M分量幅度在80多毫伏，后来仔细检查发现数字地模拟地没隔离，很可能是导致这个问题的原因很抱歉，负责这类型问题的工程师在休假，如果比较急的话，请将您的问题发送到英文论坛咨询： https://ez.analog.com/welcome

2018-9-26 15:00:29 评论举报李正茂

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