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无论单频输出还是斜坡发生均不正常，输出在0~3Ghz 上均有，输出还未加任何措施，键控幅度能起作用
REF_CLK 为25M有源晶振 用的PLL 100倍频 硬件电路如下 初始化信息如下： 出现效果如下 0~3G扫频 放大其中任意一段 SYNC_CLK (PIN82) 波形如下 
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3个回答
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SYNC_OUT的频率是1.5625MHz, 那么DAC内部的工作频率为24*1.5625MHz=37.5MHz，而期望的DAC速率应该为25MHz*100=2.5GHz。怀疑AD9515内部的PLL没有正常工作，请发出CFR1~4的内容，以及使用到的Profile频率控制字数值，另请提供原理图设计。
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VERTEX2016 发表于 2018-9-27 12:56 现在谱可以出来了，但是总感觉不够高，sync_clk 测出来是150Mhz,在文档中没有找到sync_clk与sys_clk的关系,另外中文文档和英文文档对pll的N值描述不一致，CFR3 的bit15:8是N，一个是8倍，一个是10倍，结束都是255，但给的值却是0~xxxx1111 |
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60user198 发表于 2018-9-27 13:15 Sys_clk=16*Sync_clk. CRF3【15:8】是8位，有效范围为10~255. |
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