1
完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
我的EDK为9.1i,在为AD添加GPIO之后,尝试将输入端口命名为AD_GPIO_in,然后生成网表,但始终存在错误:
错误:MDT - INST:AD端口:GPIO_in连接器:AD_GPIO_in - E: FPGA system.mhs第332行 - 未找到驱动程序! 当我将端口更改为AD_GPIO_d_out时,那就没关系,我不知道为什么我不能将端口作为输入端口,你能帮我一个忙吗? 我是新手,所以万分感谢你的帮助 以上来自于谷歌翻译 以下为原文 my EDK is 9.1i, after add the GPIO for AD, try to make the input port named AD_GPIO_in , then I generate netlist ,but there always be a error: ERROR:MDT - INST:AD PORT:GPIO_in CONNECTOR:AD_GPIO_in - E:FPGAsystem.mhs line 332 - No driver found! when i change the port to AD_GPIO_d_out , then it is ok , i don't know why i can not make a port as a input port , could you do me a favor ? I am a new ,so thanks a million for your help |
|
相关推荐
1个回答
|
|
你好孙吉,
你有一个顶级端口名称“AD_GPIO_in”吗? 看起来好像EDk抱怨你已经将信号连接到GPIO的输入端口,但该信号不是由任何东西驱动的。 Kris ChaplinXilinx英国 以上来自于谷歌翻译 以下为原文 Hello Sunji, Do you have a toplevel port names "AD_GPIO_in"? It looks as if EDk is complaining that you have connected a signal to the input port of the GPIO, but that signal is not being driven by anything.Kris Chaplin Xilinx UK |
|
|
|
只有小组成员才能发言,加入小组>>
2420 浏览 7 评论
2823 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2294 浏览 9 评论
3374 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2461 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1177浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
587浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
451浏览 1评论
2005浏览 0评论
731浏览 0评论
小黑屋| 手机版| Archiver| 德赢Vwin官网 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-23 23:00 , Processed in 2.597705 second(s), Total 78, Slave 62 queries .
Powered by 德赢Vwin官网 网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号