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我的UCF文件有问题。
我正在使用Xilinx 10.1 SP3并使用Virtex-5。 我在我的顶级HDL文件中有一些名为add3bit1,doublebit1,pass1,add2bit1的模块。 在我的UCF文件中,我有以下行:INST“doublebit1”AREA_GROUP = AG_doublebit1; AREA_GROUP“AG_doublebit1”RANGE = SLICE_X20Y86:SLICE_X23Y89; AREA_GROUP“AG_doublebit1”GROUP = CLOSED; INST“pass1”AREA_GROUP =“AG_pass1”; AREA_GROUP“AG_pass1”RANGE = SLICE_X20Y82:SLICE_X23Y85; AREA_GROUP“AG_pass1”GROUP =已关闭; INST“add2bit1”AREA_GROUP =“AG_add2bit1”; AREA_GROUP“AG_add2bit1”RANGE = SLICE_X20Y78:SLICE_X23Y81; AREA_GROUP“AG_add2bit1”GROUP = CLOSED; INST“add3bit1”AREA_GROUP =“static”;但是当我执行翻译时,它失败了,给我错误信息:######################### #############错误:ConstraintSystem:59 - 约束AG_doublebit1;> [topmod.ucf(12)]:未找到INST“doublebit1”。 请验证:1。指定的设计元素实际存在于原始设计中。 2.指定对象在约束源文件中拼写正确。警告:ConstraintSystem:56 - 约束SLICE_X20Y86:SLICE_X23Y89;> [topmod.ucf(13)]:无法找到名为“AG_doublebit1”的活动“Area_Group”约束。警告 :ConstraintSystem:56 - 约束CLOSED;> [topmod.ucf(14)]:无法找到名为'AG_doublebit1'的激活'Area_Group'约束.ERROR:ConstraintSystem:59 - 约束[topmod.ucf(16)]:INST“ pass1“未找到。 请验证:1。指定的设计元素实际存在于原始设计中。 2.指定对象在约束源文件中拼写正确。警告:ConstraintSystem:56 - 约束SLICE_X20Y82:SLICE_X23Y85;> [topmod.ucf(17)]:无法找到名为“AG_pass1”的活动“Area_Group”约束。警告 :ConstraintSystem:56 - Constraint [topmod.ucf(18)]:无法找到名为'AG_pass1'的激活'Area_Group'约束.ERROR:ConstraintSystem:59 - 约束“AG_add2bit1”;> [topmod.ucf(20)]: INST“add2bit1”未找到。 请验证:1。指定的设计元素实际存在于原始设计中。 2.指定对象在约束源文件中拼写正确。警告:ConstraintSystem:56 - 约束SLICE_X20Y78:SLICE_X23Y81;> [topmod.ucf(21)]:无法找到名为“AG_add2bit1”的活动“Area_Group”约束。警告 :ConstraintSystem:56 - 约束CLOSED;> [topmod.ucf(22)]:无法找到名为'AG_add2bit1'的激活'Area_Group'约束.ERROR:ConstraintSystem:59 - 约束[topmod.ucf(24)]:INST“ add3bit1“找不到。 请验证:1。指定的设计元素实际存在于原始设计中。 2.指定对象在约束源文件中拼写正确。#################################### ##我检查并仔细检查。 模块名称都是正确的。 除了上面的模块,我甚至实例化了几个总线宏。 但他们没有犯任何错误。 有谁知道可能是什么问题? 以上来自于谷歌翻译 以下为原文 I have a problem with my UCF file. I am using Xilinx 10.1 SP3 and working with Virtex-5. I have some modules called add3bit1, doublebit1, pass1, add2bit1 in my top-level HDL file. In my UCF file, I have the following line: INST "doublebit1" AREA_GROUP = AG_doublebit1 ; AREA_GROUP "AG_doublebit1" RANGE = SLICE_X20Y86:SLICE_X23Y89; AREA_GROUP "AG_doublebit1" GROUP = CLOSED; INST "pass1" AREA_GROUP = "AG_pass1" ; AREA_GROUP "AG_pass1" RANGE = SLICE_X20Y82:SLICE_X23Y85; AREA_GROUP "AG_pass1" GROUP = CLOSED; INST "add2bit1" AREA_GROUP = "AG_add2bit1" ; AREA_GROUP "AG_add2bit1" RANGE = SLICE_X20Y78:SLICE_X23Y81; AREA_GROUP "AG_add2bit1" GROUP = CLOSED; INST "add3bit1" AREA_GROUP = "static" ; But when I do Translate, it fails, giving me the error message: ###################################### ERROR:ConstraintSystem:59 - Constraint verify that: 1. The specified design element actually exists in the original design. 2. The specified object is spelled correctly in the constraint source file. WARNING:ConstraintSystem:56 - Constraint 'Area_Group' constraint named 'AG_doublebit1'. WARNING:ConstraintSystem:56 - Constraint named 'AG_doublebit1'. ERROR:ConstraintSystem:59 - Constraint [topmod.ucf(16)]: INST "pass1" not found. Please verify that: 1. The specified design element actually exists in the original design. 2. The specified object is spelled correctly in the constraint source file. WARNING:ConstraintSystem:56 - Constraint 'Area_Group' constraint named 'AG_pass1'. WARNING:ConstraintSystem:56 - Constraint [topmod.ucf(18)]: Unable to find an active 'Area_Group' constraint named 'AG_pass1'. ERROR:ConstraintSystem:59 - Constraint that: 1. The specified design element actually exists in the original design. 2. The specified object is spelled correctly in the constraint source file. WARNING:ConstraintSystem:56 - Constraint 'Area_Group' constraint named 'AG_add2bit1'. WARNING:ConstraintSystem:56 - Constraint named 'AG_add2bit1'. ERROR:ConstraintSystem:59 - Constraint [topmod.ucf(24)]: INST "add3bit1" not found. Please verify that: 1. The specified design element actually exists in the original design. 2. The specified object is spelled correctly in the constraint source file. ###################################### I checked and double-checked. The module names are all correct. In addition to the above modules, I have even instantiated a couple of bus macros. But they do not turn in any errors. Does anyone know what could be the problem? |
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1个回答
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请在合成后验证这些模块是否真的在设计中
合成器可以重命名它们。 或者你可以先命令这些约束 使用平面布置器来重新装修它们 以上来自于谷歌翻译 以下为原文 please verify these modules are really in the design after Synthesis synthesiser may rename them. or you can command out these constraints first use floorplaner to reloace them |
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只有小组成员才能发言,加入小组>>
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