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嗨，
我正在使用sp605板用于GTP应用程序。 在设计时序约束设置期间，工具报告错误消息如下： \\\\\\\\\\\\\\\\\\\\\\\\\ \\\\\\\\\\\\\\\\\\\\\\\\\ \\\\\\ 检查扩展设计...错误：NgdBuild：455 - 逻辑网络'GTP_CLK_OUT'有多个驱动程序：块GTP_CORE_inst / tile0_gtp_core_wimax_i / gtpa1_dual_i上的引脚GTPCLKOUT1，类型为GTPA1_DUAL，引脚PAD上的块GTP_CLK_OUT，类型为PAD 分区实施状态------------------------------- 在此设计中未找到分区。 ------------------------------- NGDBUILD设计结果摘要：错误数：1警告数：0 NGDBUILD完成的总实际时间：2秒到NGDBUILD完成的总CPU时间：2秒 在NGDBUILD期间发现了一个或多个错误。 不会写入NGD文件。 编写NGDBUILD日志文件“GTP_top.bld”... \\\\\\\\\\\\\\\\\\\\\\\\\ \\\\\\\\\\\\\\\\\\\\\\ 该错误显示多个驱动程序，这是由GTP IP内核向导创建的。 我追溯到源，但信号线只有一个输出驱动器。 唯一的可能性是参考时钟信号也被馈入电线但在向导中不使用。 我不知道我能对代码做些什么，如果有人有相同的经验那么请给我一些暗示。 谢谢。 以上来自于谷歌翻译 以下为原文 Hi, I am using sp605 board for GTP applications. During the design timing constraint setup, the tool report error message as below: \\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\ Checking expanded design ... ERROR:NgdBuild:455 - logical net 'GTP_CLK_OUT<0>' has multiple driver(s): pin GTPCLKOUT1<0> on block GTP_CORE_inst/tile0_gtp_core_wimax_i/gtpa1_dual_i with type GTPA1_DUAL, pin PAD on block GTP_CLK_OUT<0> with type PAD Partition Implementation Status ------------------------------- No Partitions were found in this design. ------------------------------- NGDBUILD Design Results Summary: Number of errors: 1 Number of warnings: 0 Total REAL time to NGDBUILD completion: 2 sec Total CPU time to NGDBUILD completion: 2 sec One or more errors were found during NGDBUILD. No NGD file will be written. Writing NGDBUILD log file "GTP_top.bld"... \\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\ The error shows a multiple driver and this is created by the GTP IP core wizard. I traced back to the souce but there is only one output driver for the signal wire. The only possibility is that the reference clock signal is also fed into the wire but it is not used in the wizard. I am not sure what I can do about the codes and if anyone has the same experience then please give me some hint about it. Thank you. 
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3个回答
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该问题与DCM问题有关。
根据文章“http://www.fpgarelated.com/usenet/fpga/show/89407-1.php” 可能存在与IP核生成的DCM块相关的驱动程序问题。 当我检查它时，有一个内部缓冲区，但方向是正确的（WTF用于？） 所以我检查了DCM生成向导，在下拉选项列表中找到了该选项，并为输入时钟选择“无”。 然后翻译工作。 看来rtl原理图显示的显示有问题，它没有正确显示设计模块，然后它真的花了很多时间。 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 The problem is related with DCM problem. According to the article "http://www.fpgarelated.com/usenet/fpga/show/89407-1.php" There is possible driver problem related with IP core generated DCM block. When I check it, there is an internal buffer, but the direction is correct (WTF is it use for?) So I checked the DCM generation wizard and found the option in the draw down option list and choose 'none' for the input clock. Then the translate works. It seems there is a problem with the display of the rtl schematic display, it did not show correctly the design module and then it really cost a lot of time. View solution in original post |
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根据Xilinx错误消息提示。
http://www.xilinx.com/support/answers/34771.htm 我删除了添加I / O缓冲区的选项，但问题仍然存在。 更多的警告出来了。 以上来自于谷歌翻译 以下为原文 According to Xilinx Error Message hints. http://www.xilinx.com/support/answers/34771.htm I remove the option of add I/O buffers but the problem still exist. Even more warnings comes out. |
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该问题与DCM问题有关。
根据文章“http://www.fpgarelated.com/usenet/fpga/show/89407-1.php” 可能存在与IP核生成的DCM块相关的驱动程序问题。 当我检查它时，有一个内部缓冲区，但方向是正确的（WTF用于？） 所以我检查了DCM生成向导，在下拉选项列表中找到了该选项，并为输入时钟选择“无”。 然后翻译工作。 看来rtl原理图显示的显示有问题，它没有正确显示设计模块，然后它真的花了很多时间。 以上来自于谷歌翻译 以下为原文 The problem is related with DCM problem. According to the article "http://www.fpgarelated.com/usenet/fpga/show/89407-1.php" There is possible driver problem related with IP core generated DCM block. When I check it, there is an internal buffer, but the direction is correct (WTF is it use for?) So I checked the DCM generation wizard and found the option in the draw down option list and choose 'none' for the input clock. Then the translate works. It seems there is a problem with the display of the rtl schematic display, it did not show correctly the design module and then it really cost a lot of time. |
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