完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
德赢Vwin官网
论坛
1965
|
我们试图在斯巴达6-xc6slx45上实现设计。
综合报告显示“BRAM叠加图”。 在改变综合属性 - > hdl选项 - > ram样式为'distributed'时，它已合成但映射失败。 资源利用率在限度内。 该报告显示以下错误： 错误：地点：836 - 没有足够的免费网站可用于以下类型的组件。 LUTL组件数量28971站点数量27288ERROR：地点：375 - 该设计不适合设备。 总LUT利用率：用作逻辑的54576个LUT中的31350个：用作存储器的31350个LUT：0 FF利用率：54576ERROR中的3541：包：1654 - 时序驱动的放置阶段遇到错误。 可能是什么原因？ 有什么方法可以克服吗？ 迪帕 以上来自于谷歌翻译 以下为原文 've tried to implement design on spartan 6-xc6slx45. synthesis report showed"BRAM overmapped". on changing synthesis properties->hdl options->ram style as 'distributed', it got synthesised but mapping failed. resource utilization is within limit. the report showed following errors: ERROR:Place:836 - Not enough free sites available for the components of the following type(s). LUTL Number of Components 28971 Number of Sites 27288 ERROR:Place:375 - The design does not fit in device. Total LUT Utilization : 31350 out of 54576 LUTs used as Logic : 31350 LUTs used as Memory : 0 FF Utilization : 3541 out of 54576 ERROR:Pack:1654 - The timing-driven placement phase encountered an error. what can be the reason? is there any means to overcome? Deepa 
0
|
|
相关推荐
2个回答
|
|
|
在较新的FPGA系列中，现在有一些LUT无法实现分布式
记忆。 这节省了硅，因此降低了单位成本，但这意味着你可以 不再用分布式内存填充设备。 在你的情况下，它看起来只有1/2 设备中的LUT可以用作分布式内存，并且您已尝试实现 超过设计中的大量内存。 所以即使总的LUT和 触发器不会累加到器件尺寸，特定类型的LUT全部用完。 您 可能想尝试使用Block RAM来实现你的一些内存，如果它是可用的， 由于分布式存储器LUT的使用数量不是很多 可用金额。 HTH， 的Gabor - Gabor 以上来自于谷歌翻译 以下为原文 In the newer FPGA families there are now some LUT's that cannot implement distributed memory. This saves silicon and therefore lowers the unit cost, but it means that you can no longer fill the device with distributed memory. In your case it looks like only 1/2 of the LUTs in the device can be used as distributed memory, and you have tried to implement more than that anount of memory in your design. So even though the total LUT's and flip-flops do not add up to the device size, a particular type of LUT is all used up. You may want to try to implement some of your memory using block RAM if it is avaiable, since the number of distributed memory LUT's used is not a whole lot more than the amount available. HTH, Gabor -- Gabor |
|
|
|
|
|
问题描述与利用率摘要不匹配。
设计中的内存目标是分布式RAM（LUTRAM），但利用率摘要说： LUT用作内存：0 因此过度使用的LUT逻辑不是LUTRAM。 需要检查的一件事是，如果时序驱动的打包/地点由于某些其他问题（通常是不可能的时间）而短暂停止，那么生成的利用率摘要将报告尚未优化的设计，并且可能会报告它在否则会被覆盖。 适合。 检查映射日志文件（.map）以了解其他问题。 以上来自于谷歌翻译 以下为原文 The problem description doesn't really match the utilization summary. The memory in the design was targetted to distributed RAM (LUTRAM) and yet the utilization summary says: LUTs used as Memory : 0 And so the LUT logic that is over utilized is not LUTRAM. One thing to check for is that if timing driven pack/place is stopped short by some other issue (usually impossible timing) then the resulting utilization summary will report on the not yet optimized design and it may report that it's overmapped when it would otherwise have fit. Check the map log file (.map) for other issues. |
|
|
|
|
只有小组成员才能发言，加入小组>>
2420 浏览 7 评论
2823 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2294 浏览 9 评论
3374 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2461 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1169浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
585浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
451浏览 1评论
2005浏览 0评论
729浏览 0评论
/6 
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
评论
淘帖
1956
