完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
德赢Vwin官网
论坛
2295
|
嗨，我使用V5 Xc5Vlx330t是V5系列中的佼佼者。
我在地图阶段失败了.. 错误：地点：836 - 没有足够的免费网站可用于组件 以下类型。 BLOCKRAM组件数量725站点数量648 以下是合成报告的摘要..我只使用了70％的Block Rams ..任何解决方法 特定功能利用率： Block RAM / FIFO数量：324中的229 70％ 仅使用Block RAM的数字：229 BUFG / BUFGCTRL数量：32个中的10个31％ DSP48E的数量：192个中的112个58％ PLL_ADV的数量：6个中的1个16％ 谢谢 Jhang 以上来自于谷歌翻译 以下为原文 Hi I am using V5 Xc5Vlx330t the top one in V5 series. I get failure at map stage.. ERROR:Place:836 - Not enough free sites available for the components of the following type(s). BLOCKRAM Number of Components 725 Number of Sites 648 The following is summary of the synth report.. I am only using 70% of the Block Rams.. any work around Specific Feature Utilization: Number of Block RAM/FIFO: 229 out of 324 70% Number using Block RAM only: 229 Number of BUFG/BUFGCTRLs: 10 out of 32 31% Number of DSP48Es: 112 out of 192 58% Number of PLL_ADVs: 1 out of 6 16% Thanks Jhang 
0
|
|
相关推荐
4个回答
|
|
|
当你允许将逻辑映射到“未使用的”块RAM时，我已经看到了这种情况。
工具似乎 找出确定有多少BRAM实际未使用的问题。 - Gabor - Gabor 以上来自于谷歌翻译 以下为原文 I've seen this happen when you allow mapping logic into "unused" block RAMs. The tools seem to have an issue with figuring out how many BRAMs are actually unused. -- Gabor -- Gabor |
|
|
|
|
|
有没有一个约束来解决这个问题，我正在使用ISE的11.5版本，以后会解决这个问题吗？
以上来自于谷歌翻译 以下为原文 is there a constraint that will fix this, I'm using version 11.5 of ISE, do ther later ones fix this issue? |
|
|
|
|
|
我发现了问题所在： -
“合成报告”报告了229块公羊。但是我也使用了望远镜，合成没有考虑到望远镜使用的阻塞公羊的数量。 问题是我在chipcope中使用了两个Block Rams。 解决方案： - 降低深度和使用chipcope 以上来自于谷歌翻译 以下为原文 I found out what the problem was:- The 229 block rams were reported by the "synthesis report".. However I am also using chipscope and the synthesis doesn’t take into account the number of block Rams the chipscope uses. The problem is I am using two many Block Rams in the chipscope. solution:-- lower the depth and with of chipscope |
|
|
|
|
|
是的，如果可能的话，你必须减少chipcope中使用的块塞数量。
非常欢迎进一步询问， Sushant。 以上来自于谷歌翻译 以下为原文 Yes you have to reduce the number of block-rams used in chipscope,if possible. Most welcome for further queries, Sushant. |
|
|
|
|
只有小组成员才能发言，加入小组>>
2420 浏览 7 评论
2823 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2294 浏览 9 评论
3374 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2461 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1162浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
585浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
451浏览 1评论
2005浏览 0评论
729浏览 0评论
/6 
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
评论
淘帖
1482
