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大家好
我想知道我项目中的时钟结构，但是当我打开时钟摘要时，我的源代码中找不到一些时钟信号。 怎么解释这个现象？ 是否有任何文件描述时钟摘要详述？ BR 蓝翔 以上来自于谷歌翻译 以下为原文 Hi All I want to know the clock structure in my project,But when I open the Clock Summary,there are some clock signal I can't find in my source code. How to explain the phenomenon? Are there any document describes the clock summary detailed? BR lanxiang 
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9个回答
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嗨，
您在此处看到的名称是由create_clock或create_generated_clock约束创建的时钟。 如果使用这些约束的-name选项，则将在此处报告使用-name指定的名称。 这就是你在RTL中找不到这个的原因。 打开实现的设计后，您可以在TCL控制台中运行report_clocks命令。 这列出了设计中的所有时钟及其来源。 使用这些源可以将它们与RTL相关联。 谢谢， 迪皮卡。 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 Hi, The names you see here are the clocks which are created by create_clock or create_generated_clock constraints. If you use -name option of these constraints then the name specified using -name will be reported here. This is the reason that you dont find this in your RTL. you can run report_clocks command in TCL console after opening implemented design. This lists out all the clocks in the design and their sources. Using these sources you can correlate them to RTL. Thanks, Deepika. Thanks, Deepika. -------------------------------------------------------------------------------------------- Google your question before posting. If someone's post answers your question, mark the post as answer with "Accept as solution". If you see a particularly good and informative post, consider giving it Kudos (the star on the left)View solution in original post |
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嗨，
您在此处看到的名称是由create_clock或create_generated_clock约束创建的时钟。 如果使用这些约束的-name选项，则将在此处报告使用-name指定的名称。 这就是你在RTL中找不到这个的原因。 打开实现的设计后，您可以在TCL控制台中运行report_clocks命令。 这列出了设计中的所有时钟及其来源。 使用这些源可以将它们与RTL相关联。 谢谢， 迪皮卡。 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） 以上来自于谷歌翻译 以下为原文 Hi, The names you see here are the clocks which are created by create_clock or create_generated_clock constraints. If you use -name option of these constraints then the name specified using -name will be reported here. This is the reason that you dont find this in your RTL. you can run report_clocks command in TCL console after opening implemented design. This lists out all the clocks in the design and their sources. Using these sources you can correlate them to RTL. Thanks, Deepika. Thanks, Deepika. -------------------------------------------------------------------------------------------- Google your question before posting. If someone's post answers your question, mark the post as answer with "Accept as solution". If you see a particularly good and informative post, consider giving it Kudos (the star on the left) |
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你好，
这里有一些命令可以帮助您分析设计中的时钟。 report_clocks：此命令将在表中返回设计中的所有时钟。 report_clock_interaction：该命令报告时钟交互和跨时钟域的信号，以识别这种亚稳态的潜在问题。 report_clock_networks：返回设计中每个时钟网络的网络扇出。 要了解有关这些时钟摘要相关命令的更多详细信息，请查看以下UG， http://www.xilinx.com/support/documentation/sw_manuals/xilinx2014_2/ug835-vivado-tcl-commands.pdf 问候，阿希什----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ 以上来自于谷歌翻译 以下为原文 Hello, Here are few commands which can help you to analyze clocks in your design. report_clocks : This command will return all clocks in your design in a table. report_clock_interaction : This command reports clock interactions and signals that cross clock domains to identify potential problems such a metastability. report_clock_networks : Returns the network fanout of each clock net in the design. To know further details about these clock summary related commands, please check below UG, http://www.xilinx.com/support/documentation/sw_manuals/xilinx2014_2/ug835-vivado-tcl-commands.pdf Regards, Ashish ---------------------------------------------------------------------------------------------- Kindly note- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. ---------------------------------------------------------------------------------------------- |
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亲爱的Vemulad非常感谢你！BR lanxiang
以上来自于谷歌翻译 以下为原文 Dear Vemulad Thank you very much! BR lanxiang |
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亲爱的Ashishd，谢谢你！BR lanxiang
以上来自于谷歌翻译 以下为原文 Dear Ashishd Thank you for the same! BR lanxiang |
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你好Vemulad还有一个问题：时钟属性的详细含义是什么？属性P：传播G：生成V：虚拟I：反向布兰香
以上来自于谷歌翻译 以下为原文 Hi Vemulad There is another question: what is the detailed mean of clock attributes? Attributes P: Propagated G: Generated V: Virtual I: Inverted BR lanxiang |
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嗨，
您可以在http://www.xilinx.com/support/documentation/sw_manuals/xilinx2014_2/ug903-vivado-using-constraints.pdf中找到这些详细信息。 使用传播，生成等关键字进行搜索 谢谢， 迪皮卡。 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） 以上来自于谷歌翻译 以下为原文 Hi, You can find these details in http://www.xilinx.com/support/documentation/sw_manuals/xilinx2014_2/ug903-vivado-using-constraints.pdf Search with keywords propagated, generated etc. Thanks, Deepika. Thanks, Deepika. -------------------------------------------------------------------------------------------- Google your question before posting. If someone's post answers your question, mark the post as answer with "Accept as solution". If you see a particularly good and informative post, consider giving it Kudos (the star on the left) |
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你好，
传播时钟：这些是通过时钟树传播的时钟，它引入了网络延迟和不确定性。 默认情况下，Vivado始终将时钟视为传播时钟。 生成时钟：这些是使用从a生成的create_generated_clock命令定义的派生时钟 主物理时钟喜欢MMCM / PLL / BUFR。 虚拟时钟：虚拟时钟是一个时钟，它没有物理连接到设计中的任何网表元素。 更多细节可以在UG903的第58页找到 倒置时钟：时钟可以被路径上的任何单元反转，具体取决于定时弧的性质。 例如，反相器输入端的上升沿成为输出的下降沿。 更多细节可以在 http://www.xilinx.com/support/documentation/sw_manuals/xilinx2014_2/ug903-vivado-using-constraints.pdf http://www.xilinx.com/support/documentation/sw_manuals/xilinx2014_2/ug906-vivado-design-analysis.pdf 问候，阿希什----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ 以上来自于谷歌翻译 以下为原文 Hello, Propogated Clock : These are the clocks which are propogated through the clock tree which introduces network latency and uncertainty. By default Vivado always treats clocks as propogated clocks. Generated Clock : These are the derived clocks defined with the create_generated_clock command generated from a primary physical clock likes MMCM/PLL/BUFR. Virtual Clock : A virtual clock is a clock that is not physically attached to any netlist element in the design. Further details can be found at page no 58 of UG903 Inverted Clock : The clock can be inverted by any cell along the path, depending on the nature of the timing arc. For example, a rising edge at the input of an inverter becomes a falling edge on the output. Further details can be found at http://www.xilinx.com/support/documentation/sw_manuals/xilinx2014_2/ug903-vivado-using-constraints.pdf http://www.xilinx.com/support/documentation/sw_manuals/xilinx2014_2/ug906-vivado-design-analysis.pdf Regards, Ashish ---------------------------------------------------------------------------------------------- Kindly note- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. ---------------------------------------------------------------------------------------------- |
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