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专家你好 ：我对ADN2915时钟恢复功能的使用有一些疑问。
我想要利用ADN2915对信号进行时钟恢复，我没有对芯片进行写或读的操作，而是让它工作在默认状态，按数据手册上说法此时ADN2915的锁定检测器应是正常模式，可锁定6.5 Mbps至11.3 Gbps的任意数据速率，无需使用参考时钟来帮助采集。这种模式下，锁定检测器监控DCO与输入数据频率之间的频率差，当DCO在数据频率的250 ppm范围内时，LOL(引脚6)上的失锁信号解除置位。这将使能数字PLL (D/PLL)，消除DCO频率的剩余差异，从而获得相位锁定。锁定后，如果输入频率误差超过1000 ppm (0.1%)，失锁信号将再次置位，控制权回到频率环路，该回路开始新的频率采集过程。LOL引脚保持置位，直到DCO以250 ppm以内的频率误差锁定有效输入数据流为止。 我利用任意波形发生器产生一对差分方波信号来进行测试，峰峰值分别为400mVpp，通过2,3脚输入，没有参考时钟，我调节输入差分信号的频率，然而我发现只有当频率为15M的时候，能正常工作，11脚得到稳定的15M时钟输出，此时LOL(引脚6)上为低电平0。而当输出信号为其它频率时，得到的时钟输出均不是正确结果，只有3M左右，且输入频率越大，输出时钟频率越低，而此时LOL(引脚6)一直不停在高电平（1）和低电平（0）之间跳变。 请问为什么会出现上述情况？可能造成该问题的原因是什么?应该如何解决？请指导！ 
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您好，您的问题已经提交给ADI相关专家，将邀请专家尽快回答您的问题。谢谢！
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您好，您的问题我们已经转给产品线，请耐心等待一旦收到回复，我们会第一时间回复您。 |
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请参考来自产线的回复： You got lost lock to the input signal. Please tell us the input signal source, waveforms, and the jitter specifications. ADN2915 can tolerate certain amount signal total jitters. Any signal with exceeded total jitters would confuse ADN2915, so ADN2915 would be lost lock. When pin 11 output alternates between HIGH and LOW, ADN2915 is in LOL status. |
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