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你好，
我有一个关于XADC及其AXI4Lite接口输入的问题。 我想在Microzed 7020主板上测试XADC，在通过AXI4Lite接口将Zynq PL连接到XADC向导（参见第一个附件）之后，我注意到Vivado希望我为XADC AXI4Lite接口分配I / O引脚。 它是否正确 ？ 我正在阅读PG091，我找不到任何建议自己实施XADC AXI4Lite I / O规划的部分。 有人可以澄清一下吗？ 先谢谢你， 问候， 西蒙 以上来自于谷歌翻译 以下为原文 Hello, I have a question regarding the XADC and its AXI4Lite interface inputs. I would like to test the XADC on my Microzed 7020 board and after interfacing the Zynq PL to the XADC Wizard through AXI4Lite interface (see 1st attachment), I notice that Vivado expects me to assign the I/O pins for the XADC AXI4Lite interface. Is this correct ? I am reading the PG091 and I can't find any section which suggests to implement the XADC AXI4Lite I/O planning by yourself. Could someone clarify this ? Thank you in advance, Regards, Simon 
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4个回答
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查看此XAPPshttps：//www.xilinx.com/support/documentation/application_notes/xapp1183-zynq-xadc-axi.pdf
谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 check this XAPPs https://www.xilinx.com/support/documentation/application_notes/xapp1183-zynq-xadc-axi.pdfThanks and Regards Balkrishan -------------------------------------------------------------------------------------------- Please mark the post as an answer "Accept as solution" in case it helped resolve your query. Give kudos in case a post in case it guided to the solution.View solution in original post |
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嗨，
XADC AXI4Lite接口应该与AXI互连相连。 它们不应该显示为顶级端口。 它们显示为端口的事实意味着存在一些连接问题。 请重新检查您的连接。 您的BD是否通过了DRC检查？ 问候。 -------------------------------------------------- -------------------------------------------------- ---- FPGA爱好者！------------------------------------------- -------------------------------------------------- ----------- 以上来自于谷歌翻译 以下为原文 Hi, The XADC AXI4Lite interface is supposed to be connected with the AXI Interconnect. They should not show up as top-level ports. The fact that they show up as ports, means that there is some connection problem. Please re-check your connections. Did your BD pass the DRC check? Regards. -------------------------------------------------------------------------------------------------------- FPGA enthusiast! -------------------------------------------------------------------------------------------------------- |
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你好@balkris＆amp;
@ dpaul24， 感谢你的信息。 如果出现进一步的问题，我会更新线程。 问候， 西蒙 以上来自于谷歌翻译 以下为原文 Hello @balkris & @dpaul24, Thank you for the infos. I will update the thread in case of further problems. Regards, Simon |
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