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我正在使用Vivado 2014.3，为ZC702开发。
合成通过，实现失败。 错误是： [放置30-378]输入缓冲区的输入引脚adc_if_v1_0_S00_AXI_inst / i_cf_adc_4c / i_adc_if / g_adc_if [0] .i_adc_if_1 / i_data_ibuf与逻辑常量值的非法连接。 我为每对差分信号得到了两个。 我还得到DRC警告说信号是单端的而不是差分的。 在I / O规划布局中，我可以看到该工具将这些信号视为单端信号。 这是我在XPS中开发的自定义IP。 有几个差分时钟信号和一些差分数据信号进入。我怀疑它希望输入缓冲区位于IP的顶层。 这些输入缓冲区在IP层次结构中以较低级别实例化。 我在XPS中没有遇到这样的错误。 是否可以选择允许缓冲器处于较低电平，并将差分信号从顶部连接为差分，直到需要它们的电平并转换为单端？ 或者如何在不对我的IP进行太多更改的情况下修复它？ 以上来自于谷歌翻译 以下为原文 I am using Vivado 2014.3, developing for the ZC702. Synthesis passes, implementation fails. The error is: [Place 30-378] Input pin of input buffer adc_if_v1_0_S00_AXI_inst/i_cf_adc_4c/i_adc_if/g_adc_if[0].i_adc_if_1/i_data_ibuf has an illegal connection to a logic constant value. I get two of these for every pair of differential signal. I also get DRC warnings saying the signals are single-ended and not differential. In the I/O planning layout, I can see that the tool is treating these signals as single-ended. This is for a custom IP that I developed in XPS. There is a couple of differential clock signals and some differential data signals coming in. I suspect that it wants the input buffer at the top level of the IP. The input buffers for these are instantiated at lower levels in the IP hierarchy. I did not get such errors in XPS. Is there an option to allow having the buffers at lower levels, and connecting the differential signals from the top as differentials, until the level where they are needed and converted to single ended? Or how do I fix it without making too many changes to my IP? 
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5个回答
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嗨，
如果在子模块中实例化了IBUFDS缓冲区，则使用IO_BUFFER_TYPE属性禁用这些特定端口上的缓冲区插入。 有关语法详细信息，请参阅http://www.xilinx.com/support/documentation/sw_manuals/xilinx2014_3/ug901-vivado-synthesis.pdf的第45页。 谢谢， 迪皮卡。 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 Hi, If you have IBUFDS buffers instantiated in submodules then use IO_BUFFER_TYPE attribute to disable buffer insertion on these specific ports. Refer to page-45 of http://www.xilinx.com/support/documentation/sw_manuals/xilinx2014_3/ug901-vivado-synthesis.pdf for syntax details. Thanks, Deepika. Thanks, Deepika. -------------------------------------------------------------------------------------------- Google your question before posting. If someone's post answers your question, mark the post as answer with "Accept as solution". If you see a particularly good and informative post, consider giving it Kudos (the star on the left)View solution in original post |
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嗨，
您是否可以打开合成设计并确保差分缓冲器IBUFDS的输入引脚正确连接到设计中的顶级端口？ 如果可能，请在此处附加相同的快照。 你在项目中有任何NGC文件吗？ 谢谢， 迪皮卡。 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） 以上来自于谷歌翻译 以下为原文 Hi, Can you open synthesized design and make sure that the input pins of differential buffers IBUFDS is connected properly to top level ports in the design? If possible attach a snapshot of the same here. Do you have any NGC files in the project? Thanks, Deepika. Thanks, Deepika. -------------------------------------------------------------------------------------------- Google your question before posting. If someone's post answers your question, mark the post as answer with "Accept as solution". If you see a particularly good and informative post, consider giving it Kudos (the star on the left) |
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看起来该工具正在自动添加IBUFS，这导致信号是单端的。
必须有一个选项来禁用它，并强制该工具不添加单端缓冲区。 以上来自于谷歌翻译 以下为原文 It looks like the tool is adding IBUFS automatically, which is causing the signals to be single-ended. There must be an option to disable this, and force the tool not to add single ended buffers. |
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嗨，
如果在子模块中实例化了IBUFDS缓冲区，则使用IO_BUFFER_TYPE属性禁用这些特定端口上的缓冲区插入。 有关语法详细信息，请参阅http://www.xilinx.com/support/documentation/sw_manuals/xilinx2014_3/ug901-vivado-synthesis.pdf的第45页。 谢谢， 迪皮卡。 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） 以上来自于谷歌翻译 以下为原文 Hi, If you have IBUFDS buffers instantiated in submodules then use IO_BUFFER_TYPE attribute to disable buffer insertion on these specific ports. Refer to page-45 of http://www.xilinx.com/support/documentation/sw_manuals/xilinx2014_3/ug901-vivado-synthesis.pdf for syntax details. Thanks, Deepika. Thanks, Deepika. -------------------------------------------------------------------------------------------- Google your question before posting. If someone's post answers your question, mark the post as answer with "Accept as solution". If you see a particularly good and informative post, consider giving it Kudos (the star on the left) |
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我和Vivado 2016.4有同样的问题。
我按照建议尝试了属性设置。 我也尝试在综合设置中添加-no_iobuf，但这不起作用。 我仍然得到同样的错误。 我该如何解决？ 谢谢。 以上来自于谷歌翻译 以下为原文 I have the same problem with Vivado 2016.4. I tried the attribute settings as suggested. I also tried adding -no_iobuf in the synthesis setting but this did not work. I still get the same errors. How do I fix this? Thanks. |
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只有小组成员才能发言，加入小组>>
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