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请问高速AD差分时钟驱动能使用LVPECL输出的有源晶振交流耦合至AD的时钟引脚吗？

3095 时钟晶振 FPGA

问答对人有帮助，内容完整，我也想知道答案 0 原本打算使用FPGA的PLL输出端口得到AD的输入时钟，但发现FPGA的时钟输出jitter过大（600ps）,远大于得到优秀SNR所需的抖动水平如图为AD9233的推荐的时钟输入方法：由于不希望增加时钟管理芯片增加成本，可否直接使用低抖动的有源晶振 2v5/3v3的输出如图连接？或者，可否直接使用LVPECL输出的有源晶振交流耦合至AD的时钟引脚？ 0
2018-11-2 09:25:09　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × cong29898 该类别下有 74 个回答。邀请回答 bwerwer 该类别下有 68 个回答。邀请回答尼克wo 该类别下有 46 个回答。邀请回答崇明土匪该类别下有 45 个回答。邀请回答 xieweibin 该类别下有 40 个回答。邀请回答脑洞大赛7 该类别下有 40 个回答。邀请回答 wjwierw 该类别下有 38 个回答。邀请回答 yfdsfqdqd 该类别下有 38 个回答。邀请回答 Arttronix 该类别下有 32 个回答。邀请回答 bgvywerq 该类别下有 25 个回答，其中被选为最佳答案 1 次。邀请回答 easonl 该类别下有 24 个回答。邀请回答 evpt 该类别下有 24 个回答。邀请回答 wyerwwr 该类别下有 24 个回答。邀请回答脑洞大赛20 该类别下有 22 个回答。邀请回答 60user167 该类别下有 22 个回答。邀请回答 keven杨该类别下有 21 个回答。邀请回答 HTJD 该类别下有 20 个回答。邀请回答 h1654155957.9852 该类别下有 19 个回答。邀请回答胡bbs2 该类别下有 19 个回答。邀请回答 xiaokanchenfu 该类别下有 19 个回答。邀请回答举报张静相关推荐 • 可否直接使用LVPECL输出的有源晶振交流耦合至AD的时钟引脚？ 349 • AD9680时钟为差分LVPECL的话，交流耦合如何接入呢？ 382 • 请问能将FPGA输出的差分时钟作为AD9954的参考时钟输入吗？ 6039 • FPGA输出的DDR3差分时钟左右抖动很厉害，请问是怎么回事呢？ 6282 • 请问adc11c125配置成为差分时钟输入的时候，差分输入的电平标准是什么样的？ 38 • AD9254的时钟配置可以直接使用从FPGA差分时钟引脚引出的时钟信号吗 4058 • 请问一下有源晶振能否几个IC共用 22981 • 请问DIFF_SSTL135输出可以交流耦合吗？ 1457 • 有没有哪位大佬知道国产的高速差分时钟缓冲芯片型号以及单端时钟转差分时钟的时钟转换芯片 6432 • 有源晶振的问题 8334 5个回答

答案对人有帮助，有参考价值 0 您好，您的问题已经提交给ADI相关专家，将邀请专家尽快回答您的问题。谢谢！

2018-11-2 09:34:35 评论举报张虎豹

答案对人有帮助，有参考价值 0 尼克wo 发表于 2018-11-2 08:02 您好，您的问题已经提交给ADI相关专家，将邀请专家尽快回答您的问题。谢谢！谢谢。请快些

2018-11-2 09:41:22 评论举报张静

答案对人有帮助，有参考价值 0 您好。如果不改变频率，可以这么设计。请参考数据手册中，评估板的时钟设计部分

2018-11-2 09:46:34 评论举报张博

答案对人有帮助，有参考价值 0 st94wo 发表于 2018-11-2 08:14 您好。如果不改变频率，可以这么设计。请参考数据手册中，评估板的时钟设计部分我看了下AD9515时钟芯片的spec，上面说的抖动特性是加性的，也就是说ad9515所产生的时钟抖动还是>=其时钟源的抖动？也就是说AD9515没有抖动消除的功能

2018-11-2 09:57:51 评论举报张静

答案对人有帮助，有参考价值 0 YOYOOO 发表于 2018-11-2 08:25 我看了下AD9515时钟芯片的spec，上面说的抖动特性是加性的，也就是说ad9515所产生的时钟抖动还是>=其时钟源的抖动？也就是说AD9515没有抖动消除的功能您好！如果时钟输入，分频数为1时，输出的抖动时增加的，这种情况下抖动是增加了的。如果有分频的话，相位噪声减小20log（N），其中N为分频数，也还是需要考虑附加的抖动。一般内部有锁相环的时钟芯片，例如AD9516，是由频率合成的同时减小抖动。AD9515是一个分频和时钟分配，提供相应驱动的功能。

2018-11-2 10:14:06 评论举报云静京

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