[问答]

create_generate_clock无法找到正确的引脚

7296 时钟

问答对人有帮助，内容完整，我也想知道答案 0 我有一个相对简单的简单时钟分频器电路，我可以将输入时钟除以任意可编程整数值。此时钟分频器模块位于顶层，其实例名称为u_clk_div。产生的时钟分频输出在端口CLK_OUT上输出我在主要传入时钟上创建一个时钟： create_clock -period 9.920 -name IncomingClk [get_ports InClk] 然后尝试使用以下命令创建生成的时钟： create_generated_clock -name dut_clk -source [get_ports InClk] -divide_by 6 [get_pins u_clk_div / CLK_OUT] 我已经通过使用tcl查询接口验证我没有拼写错误并且我的heirarchy是正确的％get_pins -hierarchical * / CLK_OUT u_spin_clk_div / CLK_OUT 我检查合成时顶层模块确实是我期望的。我得到的警告是警告：[Vivado 12-508]没有引脚匹配'u_clk_div / CLK_OUT'。我是否需要明确说明我的* .xdc文件中的工作模块是什么？我认为pin名称和hier是正确的，所以我猜Vivado对工作顶级模块是什么感到困惑？（尽管在我合成时会突出显示正确的顶级模块）。以上来自于谷歌翻译以下为原文 I have a relatively simply simple clock divider circuit where I can divide an incoming clock by an arbitrary programmable integer value. This clock divider module is under the top level and its instance name is u_clk_div. The resulting clock divided output comes out on the port CLK_OUT I create a clock on the main incoming clock:create_clock -period 9.920 -name IncomingClk [get_ports InClk]and then attempt to create a generated clock using the following command:create_generated_clock -name dut_clk -source [get_ports InClk] -divide_by 6 [get_pins u_clk_div/CLK_OUT]I have verified that I have no typos and that my heirarchy is correct by using the tcl query interface% get_pins -hierarchical /CLK_OUTu_spin_clk_div/CLK_OUTI check when I synthesize that the top level module is indeed what I expect. The warning I am getting isWARNING: [Vivado 12-508] No pins matched 'u_clk_div/CLK_OUT'. Do I need to explicitely state what my working module is in my .xdc file? I think the pin name and hier is correct so I am guessing Vivado is confused what the working top level module is? (Eventhough the correct top level module is highlighted when I am synthesizing) . 0
2018-11-5 11:32:59　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答举报贾乐相关推荐 • 无法在相应的引脚上找到时钟输出 1057 • 如何通过改变VCO频率来获得正确的时钟频率？ 3673 • 如何在板上找到Global Clock引脚的物理位置？ 1683 • 无法正确控制时钟 1015 • SysBios clock的问题 2016 • CLOCK作为外部输出控制Pin的整体延迟？ 3436 • 如何使用TX_ClK_o作为参考时钟来设置输出延迟？ 2073 • IO无法在低频率下工作，但在更高频率下工作良好 671 • 错误：无法找到核心的顶级HDL源文件：vdma 1175 • AO Generate Waveform.vi在哪？ 2391 1个回答

答案对人有帮助，有参考价值 0 嗨，所以当你查询引脚％get_pins -hierarchical * / CLK_OUT我猜你的命令中有u_spin_clk_div / CLK_OUTBut它是[get_pins u_clk_div / CLK_OUT]所以请再次交叉检查。除了上面的语法问题，我有一个更多建议。从您的描述看起来您正在开发RTL来划分时钟，因此它最终成为结构生成的时钟。在FPGA中，不建议使用Fabric生成的时钟设计实践。这有很高的时钟偏差和噪声问题。您可以使用PLL / MMCM产生6分钟的时钟。谢谢，Yash 以上来自于谷歌翻译以下为原文 Hi, So when you query for pins % get_pins -hierarchical */CLK_OUT I guess you got u_spin_clk_div/CLK_OUT But in your command it is [get_pins u_clk_div/CLK_OUT] so please cross check once again. Apart from the above syntax issue, I have one more suggestions. From your description looks like you are developing the RTL to divide clock so it's ultimately become fabric generated clock. Fabric generated clocks are not recommended design practice in FPGA. This have high clock skew and noise issues. You can use the PLL/MMCM to generate divide by 6 clock. Thanks, Yash

2018-11-5 11:52:42 评论举报张晶晶