FPGA固件开发----如何实现分频器模块

2018-11-15 09:25:35 2620 FPGA 分频器

0 分频器模块实现的基本原理就是设计一个工作在系统时钟下的计数器，循环地递减或者递加计数，在某个计数的固定值将输出翻转，即可实现时钟分频的功能。例如，实验板上的系统时钟是 50MHz，而所需的读写周期间隔要求大于 500ns，即读写的时钟频率不能高于 2MHz，需要将原系统时钟进行至少 25 倍分频。所以，我们设定一个计数器，工作在系统时钟下，每个系统时钟周期计数减一，减到零后恢复到 13，这样，每经过 13×2=26个系统时钟周期，计数器的输出会是一个完整的周期。分频器模块的示意图如图 6-35 所示。实现分频器模块的代码如下： -- 申明所使用的包 library IEEE; use IEEE.STD_LOGIC_1164.all; use WORK.USB_PACKAGE.all; -- 申明实体 entity FrequencyDivider is generic( div_factor : INTEGER8 := 0 -- 分频系数属性 ); port( reset_n : in STD_LOGIC; -- 复位端口 clk_origin : in STD_LOGIC; -- 输入时钟端口 clk : out STD_LOGIC -- 输出时钟端口 ); end FrequencyDivider; architecture FrequencyDivider of FrequencyDivider is -- 内部信号,在内部随时改变同时又输出给输出时钟端口 signal clk_tmp: STD_LOGIC; begin -- 信号连接 clk <= clk_tmp; -- 主过程 main_process: process( reset_n, clk_origin ) variable count: INTEGER8; begin if reset_n = '0' then count := 0; clk_tmp <= '0'; elsif rising_edge(clk_origin) then -- 计数到达分频系数时翻转输出,并且重置计数 if count = div_factor then clk_tmp <= not clk_tmp; count := 0; else count := count+1; end if; end if; end process; end FrequencyDivider; 复制代码分频器模块的源代码请参考源文件 FrequencyDivider.vhd。 0
2018-11-15 09:25:35　　评论淘帖0 举报相关推荐 • 基于FPGA的分频器设计 2842 • FPGA实现小数分频器 48 • FPGA学习-分频器设计 1895 • FPGA的分频器设计 2355 • FPGA分频器的设计方法 2211 • 基于FPGA的通用分频器设计 65 • 基于FPGA的任意分频器设计 22417 • 用Verilog实现基于FPGA的通用分频器的设计 46 • 用Verilog实现基于FPGA的通用分频器 78 • 一种基于FPGA的分频器的实现 16