基于FPGA的可编程AES加解密IP

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Programmable AES Encryption IP

可编程AES加密IP可以集成到FPGA中，实现了AES(Advanced Encryption Standard) Rijndael加解密算法，兼容美国国家标准与技术研究院（NIST）发布的高级加密标准(AES)。AES IP处理128-bit分组数据，并且密钥长度可编程：128，192和256-bit。

内核特性：
1. 使用AES Rijndael分组加密算法进行加解密
2. 满足联邦信息处理标准FIPS Publication 197
3. 用户可编程密钥长度：128，192，256-bit
4. 用户可编程加密模式：ECB，CBC，OFB，CFB和CTR
5. 内置密钥扩展
6. 128-bit高速数据通路；对于128/192/256-bit加密密钥，内核分别需要11/13/15个时钟周期来处理128-bit分组
7. 易于集成的同步，可综合Verilog设计
8. 通过完全验证的AES IP

对外接口：
1. 简易的Valid-Vector形式的模式/密钥控制总线接口
2. 标准的AXI-Stream数据总线

性能指标：
1. 加解密吞吐率大于3Gbps

资源使用（XCKU115为例）：
1. LUTs：5532，FFs：2535

可交付资料：
1. 详细的用户手册
2. Design File：Post-synthesis EDIF netlist or RTL Source
3. Timing and layout constraints，Test or Design Example Project
4. 技术支持：邮件，电话，现场，培训服务

联系方式：
Email：neteasy163z@163.com

AES Encryption IP Block Diagram

王王 · 2018-11-22 10:47:46

需要硬件支持吗！！！！！！！！！！！！！！

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基于FPGA的可编程AES加解密IP

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