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请教老师，我想用一个PLL(ADF4351)给两个DAC(AD9119)提供时钟，DAC时钟频率最高为1.5GHz。我的ADF4351输出可以直接接到两个DAC的CLK输入端吗（也就是两个DAC并联）？还是说一定要先接到一个buffer上（比如ADCLK925)，再由这个buffer输出两路时钟？
我的这两个DAC是需要同步的 
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我觉得搭一个匹配的功分网络应该就可以了，注意每个端口的功率
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我希望能够做到同相位. 如果直接连会有匹配问题吗? |
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功分网络同样可以做到同相位，当然，可以再加一级可调延时线进行微调，有的DAC自己的时钟输入好像就有skew的功能。 至于直接连，虽然不知道你的DAC时钟输入阻抗具体是什么，不过一般都是几千欧，所以你可以调节各个时钟输入端的引脚旁的端接电阻调节总体的阻抗匹配。当然，你的传输线也要更改其特征阻抗与新的端接电阻匹配。 不过，1.5GHz的时钟为什么不用AD9516呢？直接自带多个Buffer，也有各个通道间的Skew调节能力啊。。。 |
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msvdsufsdf 发表于 2018-12-3 13:34 多谢指点,想试一下直接连,这个DAC的时钟输入阻抗是每端5K欧（差分输入），两端之间外接一个100欧姆的电阻作匹配，我的想法是两个DAC直接并联，把100欧姆电阻改成200欧姆。 DAC的datasheet上推荐的是用ADF4350，所以就选了类似的ADF4351，已经申到了样片。 |
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cham3070 发表于 2018-12-3 13:50 只改端接应该是不行的，就像我上面说的，你的差分传输线的特征阻抗是否与端接相匹配？ 我提供的第一个做法就是应对不改传输线的前提下提的，这样的话你的设计可能可以复用，只需要关心这一个功分网络。 功分网络还有一个好处是对两个输出端之间能够提供一定的隔离（虽然对于阻性功分网络而言这个值不大）。不过，我也不知道在这里有没有什么用。（我们涉及到两路的就直接靠时钟芯片的多路扇出了。。。） |
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msvdsufsdf 发表于 2018-12-3 14:01 我的传输线还是走50欧姆的，终端两个100欧的电阻并联，也是50欧姆的输入阻抗。 |
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多谢，我查了AD9616-0和AD9517-0，Output Frequency标明的是2.95GHz，但是LVPECL outputs好像只能到1.6GHz，我还是希望在某种工作模式下能够提供2.8GHz的时钟给DAC(AD9119支持到2.8GHz). |
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50欧姆的传输线和一百欧姆的终端本身就不匹配啊。。。 还是说你的意思是一对差分线出来，只在最后部分分两路给两个dac？那么分出来这两对线的特征阻抗呢？因为很短所以忽略？ 此外，我们现在在谈的不是差分传递线么？50欧只是差分对中的单线阻抗，你的差分阻抗匹配么？还是说你打算用巴伦加单端传输？ |
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msvdsufsdf 发表于 2018-12-3 14:43 一对差分线（每条线的特征阻抗为50欧）出来，只在最后部分分两路给两个dac，分出来这两对线很短，而且每条线的特征阻抗为100欧，两对差分线各接200欧姆的终端负载(DAC时钟输入处)。 |
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cham3070 发表于 2018-12-3 14:56 您好！ 2.8GHz还是建议您选用ADF4XXX(PLL) + ADCLK(Clock Buffer)的方法，对于两个时钟同步的问题，我们正在和产品线工程师确认，得到答复后会及时和您联系。 |
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213123d 发表于 2018-12-3 15:02 谢谢您, 我想采用的方案是ADF4351+ADCLK925 |
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