[问答]

请问FPGA管脚是否具有电平判决功能将输入的模拟时钟信号判决为数字时钟信号？

问答对人有帮助，内容完整，我也想知道答案 0 1.FPGA管脚是否具有电平判决功能将输入的模拟时钟信号判决为数字时钟信号？ 2.单载波输入，LVDS或者LVPECL差分输出方波时钟信号，应该选择什么器件？ 0
2018-12-20 09:31:59　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × cong29898 该类别下有 74 个回答。邀请回答 bwerwer 该类别下有 68 个回答。邀请回答尼克wo 该类别下有 46 个回答。邀请回答崇明土匪该类别下有 45 个回答。邀请回答脑洞大赛7 该类别下有 40 个回答。邀请回答 xieweibin 该类别下有 40 个回答。邀请回答 yfdsfqdqd 该类别下有 38 个回答。邀请回答 wjwierw 该类别下有 38 个回答。邀请回答 Arttronix 该类别下有 32 个回答。邀请回答 bgvywerq 该类别下有 25 个回答，其中被选为最佳答案 1 次。邀请回答 easonl 该类别下有 24 个回答。邀请回答 evpt 该类别下有 24 个回答。邀请回答 wyerwwr 该类别下有 24 个回答。邀请回答 60user167 该类别下有 22 个回答。邀请回答脑洞大赛20 该类别下有 22 个回答。邀请回答 keven杨该类别下有 21 个回答。邀请回答 HTJD 该类别下有 20 个回答。邀请回答胡bbs2 该类别下有 19 个回答。邀请回答 xiaokanchenfu 该类别下有 19 个回答。邀请回答 ci56789 该类别下有 19 个回答。邀请回答举报冯栋相关推荐 • 请问FPGA PLL产生的时钟信号和AD9779A的数据时钟信号的相位关系？ 316 • AD采集中数字信号的判决恢复 3816 • 基于FPGA的可配置判决反馈均衡器该怎么设计？ 1779 • 如何利用DSP和FPGA技术检测低信噪比雷达信号？ 2059 • 利用DSP和FPGA技术的低信噪比雷达信号检测设计介绍 1645 • 如何利用FPGA设计提取位同步时钟DPLL？ 3471 • FPGA PLL输出的时钟信号电压是多少？各位大侠赐教啊！ 6586 • 时钟信号具有什么样的基本特征呢 3462 • 时钟问题！！！ 3711 • 请问能用FPGA自己产生时钟信号吗？ 4932 1个回答

答案对人有帮助，有参考价值 0 FPGA的IO 只能识别数字电平，对应“1”有一个最低电压要求，对应的“0”有最高输入电压要求如果输入的是模拟信号，那么就与“0”与“1”的阈值电压作比较，转换成相应的数字信号可以尝试使用比较器产生LVDS或者LVPECL信号

2018-12-20 09:44:48 评论举报袁飞