[问答]

6678开发板DDR3布线约束的问题

2019-1-2 15:21:58 1643 DRAM dqs

0 大家好，为了能够leveling成功，DDR3的布线约束需要规定到每一片DRAM的CLK长度与DQS长度差值不能超过一定范围。但是根据6678或者6670开发板，其中关于DQS和CLK长度差的布线约束如下图，其中U18为fly-by上的第一片DRAM，U19、U21、U22其后。开发板对每一片DRAM，约束了到该片DRAM的DQS长度与到第一片DRAM的CLK长度（而不是到该片DRAM的CLK长度）差值的约束，感觉这不合理啊。不是对于每片DRAM，需要约束到其DQS与CLK长度差值吗？为什么是到该片DRAM DQS长度与到第一片DRAM CLK长度差值？ 0
2019-1-2 15:21:58　　评论淘帖0 举报相关推荐 • DDR3布线技巧 8020 • 6678 DDR3配置 5414 • 关于自制的6678板 DDR3 频率上不去的问题 2977 • DDR3约束规则与IP核时钟需求 4454 • 基于Digilent的Arty Artix-35T FPGA开发板的DDR3读写控制 2842 • 调试Lattice EVDK开发板上的DDR3 Demo时的问题 5652 • 基于Arty Artix-35T FPGA开发板的DDR3和mig介绍 4210 • DDR3布线的那些事儿 5763 • cadence下DDR3的布局布线实例 0 • DDR3管脚定义与布线规则 25932