[问答]

FIFO深度怎么设计

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大家好，
我有一个设计问题，我有两个域之间的接口：
输入是50MHz的16位并行数据
输出为500 MHz的1位串行数据，
对于这种情况，我需要设计一个FIFO。
任何人都可以帮助我设计FIFO，特别是最小FIFO先进深度？
我也想知道我的输入是否改变为3个数据单元（每个16位）的突发，应该是什么深度？
谢谢，
阿伦

以上来自于谷歌翻译

以下为原文

Hi All,

I have a design issue, I have an interface between two domains:

Input is a 16 bit parallel data at 50MHz

Output is 1 bit serial data at 500 MHz,

For this scenario, I need to design a FIFO.

Can anyone help me with the FIFO design, especially the minimun FIFO depth?

Also I wnated to know if my input changes to a burst of 3 data units(16 bits each), what should be the depth?

Thanks,
Arun

2019-1-10 10:45:27　　评论 淘帖0 邀请回答举报

李方树

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1个回答

答案对人有帮助，有参考价值0 您的输入比输出大16倍，但输出速度仅比输入速度快10倍，因此如果没有最大数据运行/数据死区时间，则无法定义fifo深度。亲切的问候鲍勃斯特以上来自于谷歌翻译以下为原文 your input is 16 times bigger than your output, but your output is only 10 times faster than you input, so without a maximum data run / data dead time you cant define the fifo depth. Kind Regards Bobster

2019-1-10 10:54:05 评论举报康志强