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嗨，
我可以使用UCF文件更改切片参数吗？ 例如，我想将我的寄存器类型编辑为“FF”或“LATCH”。 我还没有在Xilinx的约束指南中找到它。 谢谢。 阿卜杜拉 以上来自于谷歌翻译 以下为原文 Hi, May I change slice parameters using UCF file? For example, I want to edit my register type as "FF" or "LATCH". I couldn't find it in constraints guide of Xilinx yet. Thank you. abdullah 
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5个回答
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公平地说，很可能用FED（FPGA编辑器）或XDL来改变它，但我一般不推荐它。
BT 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 In fairness, it is likely possible to change this with FED (FPGA Editor) or XDL, but I don't generally recommend it. bt View solution in original post |
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没有。
FF（例如FDCE，FDPE，FDRE和FDSE）和锁存器（例如LDCE和LDPE）是网表中的不同原语。 端口的名称也不同。 有关更多信息，请参阅相应的库指南。 在对设计进行适当的更改后，您需要重新合成并实现设计。 由于功能行为不相同，因此可能几乎没有实际需要。 BT 以上来自于谷歌翻译 以下为原文 No. FFs (e.g. FDCE, FDPE, FDRE, and FDSE) and latches (e.g. LDCE and LDPE) are different primitives in the netlist. The ports are also named differently. See the appropriate Library Guide for more information. You need to resynthesize and implement the design after making the appropriate changes to the design. Since the functional behaviors are not identical, there would likely be little practical need for this. bt
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公平地说，很可能用FED（FPGA编辑器）或XDL来改变它，但我一般不推荐它。
BT 以上来自于谷歌翻译 以下为原文 In fairness, it is likely possible to change this with FED (FPGA Editor) or XDL, but I don't generally recommend it. bt
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谢谢你的答案。
我还有一个问题。 我可以在HDL代码中编辑切片寄存器的INIT 0，INIT 1，SLOW，SR HIGH等属性吗？ 谢谢。 阿卜杜拉 以上来自于谷歌翻译 以下为原文 Thank you for answer. I have one more question. May I edit INIT0, INIT1, SRLOW, SRHIGH, etc. attributes of a slice register in HDL code? Thank you. abdullah |
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如果要实例化基元，则可以使用INIT属性（请参阅“库指南”）。
如果您在行为上对此进行描述，则可能会根据您的代码间接控制至少一部分（请参阅XST或合成器指南）。 这里还有一些间接有用的信息： http://www.xilinx.com/support/documentation/white_papers/wp248.pdf(Virtex-5 FPGA重定向指南）http://www.xilinx.com/cn/support/documentation/white_papers/wp309.pdf（定位和 针对Spartan-6 FPGA的重定向指南） 但是，如果您已经在那里更改了存储元素类型（已发布的par'd网表）以获得一致性和特定控制，那么FPGA编辑器或XDL可能会提供首选机制。 BT 以上来自于谷歌翻译 以下为原文 The INIT attribute is available (see the Libraries Guide) if you are instantiating primitives. If you are behaviorally describing this, you can likely indirectly control at least part based on your code (see the XST or synthesizer guide). Some indirectlly useful information here as well: http://www.xilinx.com/support/documentation/white_papers/wp248.pdf (Retargeting Guidelines for Virtex-5 FPGAs) http://www.xilinx.com/support/documentation/white_papers/wp309.pdf (Targeting and Retargeting Guide for Spartan-6 FPGAs) But FPGA Editor or XDL would probably provide the preferred mechanism if you are already changing the storage element type there (posted par'd netlist) for conistency and specific control. bt
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