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你好，
到目前为止，我一直在使用10.1 SP3 xilinx版本。 当我切换到11.1版本并寻找如何将“测试工作台wavefors”作为我的设计的输入时，我没有看到tat选项....我看到“VHDL测试台”......这不是我想要的。 “测试台波形”选项直接为我们提供了手动输入波形作为输入的选项.....我想在11.1中进行操作...我如何到达那里？ 我的Q非常基本，但我很遗憾我只是学习使用xilinx和VHDL的新功能...... 谢谢。 以上来自于谷歌翻译 以下为原文 Hello, I have been using 10.1 SP3 xilinx version till date. When i switch to 11.1 version and look for how to give the "test bench wavefors" as input to my design, i dont see tat option.... i see"VHDL test bench"...which is not what i want. "test bench waveforms" option directly gives us an option to manually give the waveforms as input.....I want to do tat in 11.1... How do i get there? My Q mught be very basic but I am sorry i m just learning to use xilinx and new to VHDL too... Thank you. 
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4个回答
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波形图绘制选项已弃用，这是正确的。
学习如何编写合适的HDL测试平台。 它们比波形绘图玩具更有用。 ----------------------------是的，我这样做是为了谋生。 以上来自于谷歌翻译 以下为原文 The waveform drawing option was deprecated, and rightly so. Learn how to write a proper HDL test bench. They are a LOT more useful than the waveform drawing toy. ----------------------------Yes, I do this for a living. |
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嗯....这么想！
我刚刚开始学习如何编写测试台...... GOOGLE！ 我可以以基本的形式请求一些帮助（编写任何测试平台常见的外部语法），这将使我清晰地学习吗？ 以上来自于谷歌翻译 以下为原文 hmm.... thought so! I have just started to learn how to write the test benches though...GOOGLE! Can I please get some help in the form of basics to be followed ( outer syntax that is common to writing any testbench ) which will make me learn with clarity? |
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saideepa写道：
嗯....这么想！ 我刚刚开始学习如何编写测试台...... GOOGLE！ 我可以以基本的形式请求一些帮助（编写任何测试平台常见的外部语法），这将使我清晰地学习吗？ 购买Janick Bergeron撰写的“Writing Testbenches”一书。 一切都在那里。 ----------------------------是的，我这样做是为了谋生。 以上来自于谷歌翻译 以下为原文 saideepa wrote:Buy the book "Writing Testbenches" by Janick Bergeron. It's all there. ----------------------------Yes, I do this for a living. |
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如果您想要的是VHDL测试平台的起始shell，请从ISE GUI选择
项目 - >新来源...... VHDL Testbench 给它起个名字 将测试平台与要测试的模块相关联，然后单击“完成”。 ISE将创建一个骨架测试平台，用于实例化您的测试单元 为所有输入和输出创建信号。 我认为对于VHDL它也会创建 一个时钟信号，向您展示它是如何完成的。 然后购买“编写测试台”一书，找出你需要做的事情 从那里... ：-） - Gabor 以上来自于谷歌翻译 以下为原文 If all you want is a starting shell for a VHDL test bench, from the ISE GUI select Project --> New Source... VHDL Testbench Give it a name Associate the test bench with a module you want to test and hit Finish. ISE will create a skeleton testbench that instantiates your unit under test and creates signals for all of the inputs and outputs. I think for VHDL it also creates a clock signal to show you how it's done. Then buy the book "Writing Testbenches" and find out what you need to do from there... :-) -- Gabor |
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只有小组成员才能发言，加入小组>>
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