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我已经完成了几次搜索，并且无法找到一个文档，告诉我在Spartan-6上可以使用哪些引脚用于DDR2接口。
我确实理解引脚交换等，但有些引脚不能用于DDR2。 我正在寻找的是以下具体内容...... 1）引脚选择规则/指南 2）VCCO_x连接指南 我找到了SP601用户guid并且它给出了DDR2引脚分配但是对于我没有使用的封装/部件。 如果有帮助，我的具体设备是XC6SLX100-2FGG676I。 任何指针/提示将不胜感激。 以上来自于谷歌翻译 以下为原文 I have done several searches and have been unable to find a document that tells me what pins I can use for a DDR2 interface on a Spartan-6. I do understand that pin swaps, etc., but there are pins that can't be used for DDR2. What I am looking for is specifics on the following ... 1) Pin selection rules/guidelines 2) VCCO_x connection guidelines I found the SP601 user guid and it gives DDR2 pinouts but for a package/part that I am not using. If it helps, my specific device is XC6SLX100-2FGG676I. Any pointers/tips would be appreciated. 
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6个回答
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这可能是ISE为我挑选针脚的问题吗？
以上来自于谷歌翻译 以下为原文 Is this an issue of ISE picking the pins for me, perhaps? |
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2019-1-24 10:51:31
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1）引脚选择规则/指南
两个答案： UG385，引脚说明包括（有点神秘）对内存控制器信号使用的引用。 （例如，DQ11的IO_L22N_M5DQ11_5。 运行MIG，MIG输出将提供默认引脚分配（它将生成一些定义了引脚分配的.UCF文件）。 因为Spartan 6 MCB是一个“硬”宏，所以引脚选择不仅仅是一个“指南”。 对于大多数信号，“指南”是“法律”。 当您将引脚分配（和信号标准）分配剪切并粘贴到项目.UCF文件时，请随意重命名信号名称，但除非您知道这是合法的，否则不要更改引脚分配。 MIG输出默认是将时钟源引脚包含在与DRAM接口相同的IO组中，使用的某些信号标准与DDR2或DDR3信令所需的VCCO不兼容。 由您来计算内存控制器的源时钟。 UG388中有关于此主题的信息，以及MIG用户论坛中关于“用户时钟”和“自定义时钟”主题的一些帖子。 你读过UG388吗？ 如果没有，这是给它第一次阅读的好时机。 2）VCCO_x连接指南 这很容易。 DDR2使用1.8V VCCO作为IO bank，其中放置了所选的MCB和DRAM接口。 DDR3使用1.5V。 不要忘记VREF引脚。 附： 该主题属于MIG论坛或Spartan论坛。 - 鲍勃埃尔金德 签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。 阅读手册或用户指南。 你读过手册了吗？ 你能找到手册吗？2。 搜索论坛（并搜索网页）以寻找类似的主题。 不要在多个论坛上发布相同的问题。 不要在别人的主题上发布新主题或问题，开始新的主题！5。 学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。 提供有用的详细信息（请与网页，数据表链接）.7。 您的代码中的评论不需要支付额外费用。 我没有支付论坛帖子的费用。 如果我写一篇好文章，那么我一无所获。 以上来自于谷歌翻译 以下为原文 1) Pin selection rules/guidelines Two answers for you:
Feel free to rename the signal names when you cut and paste the pin assignments (and signal standard) assignments to your project .UCF file, but don't change the pin assignment unless you know that this is legal. MIG output default is to include the clock source pin(s) in the same IO bank as the DRAM interface, using some signal standard which is incompatible with the VCCO needed for DDR2 or DDR3 signaling. It is up to you to work out the source clock for the memory controller. There is information on this subject in UG388, plus a number of posts on the subject of 'user clocks' and 'custom clocks' in the MIG user forum. Have you read UG388? If not, this is a good time to give it a first read. 2) VCCO_x connection guidelines This is easy. DDR2 uses 1.8V VCCO for the IO bank in which the selected MCB and DRAM interface is placed. DDR3 uses 1.5V. Don't forget the VREF pins. P.S. This topic belongs in the MIG forum or the Spartan forum. -- Bob Elkind SIGNATURE: README for newbies is here: http://forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369 Summary: 1. Read the manual or user guide. Have you read the manual? Can you find the manual? 2. Search the forums (and search the web) for similar topics. 3. Do not post the same question on multiple forums. 4. Do not post a new topic or question on someone else's thread, start a new thread! 5. Students: Copying code is not the same as learning to design. 6 "It does not work" is not a question which can be answered. Provide useful details (with webpage, datasheet links, please). 7. You are not charged extra fees for comments in your code. 8. I am not paid for forum posts. If I write a good post, then I have been good for nothing. |
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谢谢。
不知怎的，我错过了ug393。 我认为我的搜索太具体了。 我想ug393会回答它。 我相信，我需要ISE为我选择针脚。 然后通过引脚交换的一些迭代过程，我将锁定我的最终引脚排列......我想。 以上来自于谷歌翻译 以下为原文 Thanks. Somehow I missed ug393. I think my searches were too specific. I think ug393 answers it. I will need ISE to select the pins for me, I believe. Then through some iterative process of pin-swapping I will lock down my final pinout ... I think. |
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万分感谢。
我以为我曾经听说S6锁定了DDR2引脚。 所以我想我最终会做任何适用的引脚交换，然后锁定。 我应该说MIG而不是ISE代表我的代数。 将来我会更加关注我发布的地方。 在错误的论坛上发帖的道歉。 再次感谢。 以上来自于谷歌翻译 以下为原文 Great thanks. I thought I had heard somewhere that S6 had locked down DDR2 pins. So I think I will end up doing any applicable pin-swaps and then lock down. I should have said MIG instead of ISE for my pin generations. In the future I will pay more attention to where I post. Apologies for posting in the wrong forum. Thanks again. |
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所以我想我最终会做任何适用的引脚交换，然后锁定。
正确。 引脚交换的机会有限。 DRAM地址，命令，控制和时钟信号不可交换。 在电路板上，您可以在字节通道内交换DQ位。 但是，这不会影响FPGA引脚排列或.UCF分配。 在电路板上，如果目标DRAM是x16器件，则可以交换两个字节通道，信号发送信号。 但是，这不会影响FPGA引脚排列或.UCF分配。 - 鲍勃埃尔金德 签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。 阅读手册或用户指南。 你读过手册了吗？ 你能找到手册吗？2。 搜索论坛（并搜索网页）以寻找类似的主题。 不要在多个论坛上发布相同的问题。 不要在别人的主题上发布新主题或问题，开始新的主题！5。 学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。 提供有用的详细信息（请与网页，数据表链接）.7。 您的代码中的评论不需要支付额外费用。 我没有支付论坛帖子的费用。 如果我写一篇好文章，那么我一无所获。 以上来自于谷歌翻译 以下为原文 So I think I will end up doing any applicable pin-swaps and then lock down. Correct. Opportunities for pin-swaps are limited. DRAM Address, command, control, and clock signals are not swappable. On the circuit board, you can swap DQ bits within a byte lane. This does not affect the FPGA pinout or .UCF assignments, however. On the circuit board, you can swap two byte lanes, signal for signal, if your target DRAM is a x16 device. This does not affect the FPGA pinout or .UCF assignments, however. -- Bob Elkind SIGNATURE: README for newbies is here: http://forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369 Summary: 1. Read the manual or user guide. Have you read the manual? Can you find the manual? 2. Search the forums (and search the web) for similar topics. 3. Do not post the same question on multiple forums. 4. Do not post a new topic or question on someone else's thread, start a new thread! 5. Students: Copying code is not the same as learning to design. 6 "It does not work" is not a question which can be answered. Provide useful details (with webpage, datasheet links, please). 7. You are not charged extra fees for comments in your code. 8. I am not paid for forum posts. If I write a good post, then I have been good for nothing. |
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