完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
德赢Vwin官网
论坛|
嗨，
我的客户需要将超高速比较器ADCMP572（模拟设备）连接到Virtex 5 FXT设备以执行过零检测。我们期望比较器输出非常短的脉冲（200 ps）。 我们的目标是用FPGA对这些脉冲进行采样。从物理角度来看，比较器数据表是连接的，FPGA INPUT应该连接比较器-CML的输出，以便短脉冲可以以最小的失真传播到FPGA。 ？ 等待有利答复。 问候 钱德拉 ADCMP572_573.pdf 404 KB 以上来自于谷歌翻译 以下为原文 Hi , My customer need to interface aultrfast comparator- ADCMP572 - of analog device to a Virtex 5 FXT device to perform zero cross detector . we expect that the comparator will ouput very short pulses(200 ps). The goal is to sample those pulses with FPGA. The comparator datasheet is attached From a PHYSICAL point of view, at which FPGA INPUT should we connect the output of the comparator -CML- in order that the short pulses can travel the FPGA with a minimum distortion ? Awaiting favourable reply. Regards Chandra ADCMP572_573.pdf 404 KB 
0
|
|
相关推荐
3个回答
|
|
|
钱德拉，
200ps非常小。 我希望你需要某种外部脉冲展宽器或内聚电路。 将这么短的信号带入FPGA是非常棘手的，然后我不确定你能用它做什么（它肯定超过了IOB或CLB中DFF的最大频率，脉冲宽度需求）。 我想你可以构建一个手放置和路由单元来锁定事件，但这将非常棘手，并且完全超出任何规范或性能保证。 Austin Lesea主要工程师Xilinx San Jose 以上来自于谷歌翻译 以下为原文 Chandra, 200ps is pretty tiny. I would expect you to need some sort of external pulse stretcher or lacthing circuit. It will be very tricky to bring such a short signal into the FPGA, and then I am unsure what you can do with it (it sertainly exceeds the maximum frequency, pulse width needs of the DFF in the IOB or CLB). I suppose you might be able to construct a hand placed and routed cell to latch the event, but that will be very tricky, and be quite outside any specifications, or guarantees of performance. Austin Lesea Principal Engineer Xilinx San Jose |
|
|
|
|
|
嗨奥斯汀，
我观察到ADCMP573支持RSPECL标准。 ADCMP573的RSPECL标准信号是否可以映射到Virtex5 FXT中的LVPECL。它们是否兼容？ 问候 钱德拉 以上来自于谷歌翻译 以下为原文 Hi Austin, I observe ADCMP573 supporting RSPECL standard. Can a signal with RSPECL standard from ADCMP573 be mapped to LVPECL in Virtex5 FXT.Are they compatible? regards chandra |
|
|
2019-2-15 09:35:08
评论
|
|
|
ADCMP573的RSPECL标准信号是否可以映射到Virtex5 FXT中的LVPECL。它们是否兼容？
LVPECL输入电平在Virtex-5数据表DS202中规定。 - 鲍勃埃尔金德 签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。 阅读手册或用户指南。 你读过手册了吗？ 你能找到手册吗？2。 搜索论坛（并搜索网页）以寻找类似的主题。 不要在多个论坛上发布相同的问题。 不要在别人的主题上发布新主题或问题，开始新的主题！5。 学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。 提供有用的详细信息（请与网页，数据表链接）.7。 您的代码中的评论不需要支付额外费用。 我没有支付论坛帖子的费用。 如果我写一篇好文章，那么我一无所获。 以上来自于谷歌翻译 以下为原文 Can a signal with RSPECL standard from ADCMP573 be mapped to LVPECL in Virtex5 FXT.Are they compatible? LVPECL input levels are specified in the Virtex-5 datasheet, DS202. -- Bob Elkind SIGNATURE: README for newbies is here: http://forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369 Summary: 1. Read the manual or user guide. Have you read the manual? Can you find the manual? 2. Search the forums (and search the web) for similar topics. 3. Do not post the same question on multiple forums. 4. Do not post a new topic or question on someone else's thread, start a new thread! 5. Students: Copying code is not the same as learning to design. 6 "It does not work" is not a question which can be answered. Provide useful details (with webpage, datasheet links, please). 7. You are not charged extra fees for comments in your code. 8. I am not paid for forum posts. If I write a good post, then I have been good for nothing. |
|
|
|
|
只有小组成员才能发言，加入小组>>
2416 浏览 7 评论
2821 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2292 浏览 9 评论
3372 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2458 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1124浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
581浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
447浏览 1评论
2002浏览 0评论
725浏览 0评论
/6 
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
990
淘帖
830
