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我的代码中有一个延时功能。
我想生成一段时间的脉冲。 我是否必须向设备提供时钟输入以实现此时间延迟，或者xilinx宏是否具有内置功能来生成此功能。 以上来自于谷歌翻译 以下为原文 I have a time delay function in my code. I want to generate a pulse for some time. Do I have to give clock input to my device to implement this time delay or does the xilinx macros have this inbuilt capabilitiy to generate this function. 
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2个回答
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模拟中可以使用时间延迟，但无法合成它们。
您可以使用时钟根据周期生成延迟，某些FPGA系列具有可选的延迟模块（IDELAY，ODELAY或IODELAY），用于器件的输入和输出。 但是，这些延迟元件在任何CPLD中都不可用，并且不能用于仅在固定延迟时生成PULSE。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 Time delays are available in simulation, but they cannot be synthesized. You can use a clock to generate a delay based on a period and some FPGA families have optional delay blocks (IDELAY, ODELAY or IODELAY) for inputs and outputs of the device. However, these delay elements are not available in any CPLD and cannot be used to generate a PULSE only a fixed delay. ------Have you tried typing your question into Google? If not you should before posting. Too many results? Try adding site:www.xilinx.comView solution in original post |
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模拟中可以使用时间延迟，但无法合成它们。
您可以使用时钟根据周期生成延迟，某些FPGA系列具有可选的延迟模块（IDELAY，ODELAY或IODELAY），用于器件的输入和输出。 但是，这些延迟元件在任何CPLD中都不可用，并且不能用于仅在固定延迟时生成PULSE。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com 以上来自于谷歌翻译 以下为原文 Time delays are available in simulation, but they cannot be synthesized. You can use a clock to generate a delay based on a period and some FPGA families have optional delay blocks (IDELAY, ODELAY or IODELAY) for inputs and outputs of the device. However, these delay elements are not available in any CPLD and cannot be used to generate a PULSE only a fixed delay. ------Have you tried typing your question into Google? If not you should before posting. Too many results? Try adding site:www.xilinx.com |
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