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需要注意：1# The I/O UPDATE signal is edge detected to generate a single rising edge clock signal that drives the register bank flops. The I/O UPDATE signal has no constraints on duty cycle. The minimum low time on I/O UPDATE is one SYNC_CLK clock cycle. 2# The I/O UPDATE pin is set up and held around the rising edge of SYNC_CLK and has zero hold time and 4 ns setup time. 请问你的IO Update信号是如何给出的？
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VERTEX2016 发表于 2019-2-21 10:55 谢谢你的回复，我的IO_UPDATE是设置FPGA的输出端口，为寄存器类型，用FPGA系统时钟20MHz上升沿来变化的，在写完数据后就把IO_UPDATE拉高一个时钟周期，再下一个时钟上升沿拉低。但是我用SignalTap捕捉信号，显示FPGA连接到AD9954的时钟SCLK一直为低电平，没有变化。IO_UPDATE也没有变化。我现在感觉是AD9954的时钟有问题。 |
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VERTEX2016 发表于 2019-2-21 10:55 谢谢，我现在问题解决了，可以产生正弦波，还想再问一下，用RAM的直接转换模式怎样设置PSK调制呢 |
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你好，请问你的IO_Update是如何给出的，可以交流下不 |
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