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你好，
在文档“设备可靠性报告，2013”中，声明“在最坏的情况下，典型设计的设备漏洞因子（DVF）或SEUPI从不小于十分之一，或者从不超过10％的扰乱导致 软功能错误“。 我的问题是：在XQR4VSX55 CF1140 FPGA的情况下，这个％（10％最坏的情况）是否可以应用，是否有任何官方文档或科学研究证明这个因素，我可以作为参考？ 还指出“DVF由Xilinx ISE工具预测，以及非必要（未使用）位，工具还提供用户设计的预测平均软错误率”。 我的问题是：可以使用什么工具来估算XQR4VSX55上的设计的DVF，以及如何估算软错误率。 我知道带有-essentialbits的bitgen以及SEM IP内核可以做到这一点，但据我所知它们不能与virtex-4一起使用。 有没有其他方法来估计virtex-4器件（XQR4VSX55）的基本位，以及我们如何计算同一器件的软错误率。 谢谢 克里斯泰勒 以上来自于谷歌翻译 以下为原文 Hello, In the document "Device Reliability Report, 2013" it is stated that "In the worst case, the Device vulnerability factor (DVF) or SEUPI of a typical design is never smaller than one in ten, or never more than 10% of the upsets cause a soft functional error". My question is: Does this % (10% worst case) can be applied in the case of a XQR4VSX55 CF1140 FPGA, and is there any official documentation or scientific study where this factor is proved, that I can use as a reference ? It is also stated that "The DVF is predicted by the Xilinx ISE tools, along with the non-essential (unused) bits, The tools also provide the predicted average soft error rate for the user’s design". My question is: What tool can be used to get an estimate of the DVF for a design on XQR4VSX55, and how can the soft error rate be estimated. I know that bitgen with -essentialbits as well as the SEM IP core can do this but as far as I know they can't be used with a virtex-4. Is there any other way to estimate the essential bits of a virtex-4 device (XQR4VSX55) and how can we compute the soft error rate for this same device. Thank you Christelle
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4个回答
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Cristelle，
DVF取决于用户的设计。 无论Xilinx FPGA器件如何，这一因素超过12年，都不到10％。 可以人为地构建一个大于10％的设计吗？ Probaby。 因此，没有人会为我们无法控制的事情签署文件。 但是，您可以通过波束测试或错误注入来确定自己设计的漏洞。 从MicroBlaze +外围设备的典型漏洞（~2％）到完全流水线加密/解密（10％）。 对于空间部件，您需要直接与航空航天团队合作（未在论坛中讨论）。 如果您的设计属于规模，则应确定。 很高兴为您服务， Austin Lesea主要工程师Xilinx San Jose 以上来自于谷歌翻译 以下为原文 Cristelle, The DVF depends on the user's design. Regardless of the Xilinx FPGA device, technology, that factor over more than 12 years, is less than 10%. Could one artificially construct a design greater than 10%? Probaby. So, no one will sign a document for something we have no control over. However, you can determine your own design's vulnerability by beam testing, or error injection. From a typical vulnerability of a MicroBlaze + peripherals at ~ 2%, to fully pipelined encryption/decryption at 10%. For the space parts, you need to work directly with the aerospace team (not discussed in forums). Where your design falls in the scale is to be determined. Happy to help you, Austin Lesea Principal Engineer Xilinx San Jose |
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谢谢奥斯汀的回复，
还有一个版本的bitgen -esssentialbits支持virtex-4？ 因此，我们可以估计基本位的数量。 感谢您的帮助 克里斯泰勒 以上来自于谷歌翻译 以下为原文 Thank you Austin for your reply, One last thing is there a version of bitgen -esssentialbits that support virtex-4 ? So we can get an estimate of the number of essential bits. Thank you for your help Christelle |
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克里斯泰勒，
不，没有基本位，也没有用于V4的SEM IP。 但是，对于空间部分，有缓解方案。 而且，您需要直接与他们联系以获取更多信息（航空航天组件，功能和支持不在论坛上完成）。 Austin Lesea主要工程师Xilinx San Jose 以上来自于谷歌翻译 以下为原文 Christelle, No, there is no essential bits, and no SEM IP for V4. However, for the space part, there are mitigation solutions. And, again, you would have to contact them directly for more information (aerospace components, features, and support is not done here on the forums). Austin Lesea Principal Engineer Xilinx San Jose |
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