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是否有教程或手册显示如何使用BLK MEM GEN v7.1 Core将我在CoreGen中创建的RAM块添加到我当前的ISE项目中？
我已经创建了组件，我只想使用我的测试平台添加和测试它。 谢谢！ 以上来自于谷歌翻译 以下为原文 Is there a tutorial or manual that shows how to add a RAM block I've created in CoreGen using the BLK MEM GEN v7.1 Core to my current ISE project? I've already created the component, I just want to add and test it using my testbench. Thanks! 
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2个回答
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嗨，
在创建的文件中，您应该找到一些预先进行HDL的实例化模板。 您可以使用它在HDL设计中实例化Core。 对于仿真，包含一个HDL文件，用作XilinxCorelib模型的包装器。 对于原理图用户，应该有一个符号文件可用。 有一个很好的综合 Eilert 以上来自于谷歌翻译 以下为原文 Hi, among the created files you should find some instantiation template for your prefeed HDL. You can use that to instantiate the Core in your HDL Design. For simulation there's a HDL file included that serves as a wrapper for the XilinxCorelib model. For schematic users there should be a symbol file available. Have a nice synthesis Eilert |
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这很简单。
我使用CoreGen创建了一个True双端口内存块，并将其添加到I2C从解码器以填充RAM。 我将CoreGen实用程序创建的* .xco文件添加到Hierarchy下的我的设计项目中。 查看.vho文件，我只需将组件声明和端口映射复制并粘贴到我的顶级文件中。 将我的内部信号链接到端口映射，它就是waalaaa ...... 以上来自于谷歌翻译 以下为原文 It was pretty easy. I created a True dual port memory block using CoreGen and added this to an I2C slave decoder to populate the RAM. I added the *.xco file the CoreGen utility creates to my design project under Hierarchy. Looking at the .vho file, I simply copied and pasted the component declaration and port map to my top level file. Linked my internal signals to the port map and it waalaaa... |
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只有小组成员才能发言，加入小组>>
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