1
完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
我试图将两个Verilog测试平台放入一个ISE项目文件中,如下所示:
当我尝试使用第二个测试平台(Encoder_TestFixture.v)运行模拟时,项目经理似乎总是使用第一个测试平台(SPI_TestFixture)运行模拟工具。 所以这会带来一些问题。 1)将多个文本夹具放入这样的项目中是否可行并期望能够单独选择它们进行模拟? 2)如果可行,如何成功启动第二个列出的模拟? 3)是否必须为每个测试夹具使用单独的完整项目? 请注意,我使用的是最新版本的ISE WebPack。 选定的模拟器是ISIM。 迈克尔卡拉斯 以上来自于谷歌翻译 以下为原文 I have attempted to put two Verilog test benches into one ISE project file as follows: When I try to run a simulation using the second test bench (Encoder_TestFixture.v) the project manager always seems to be running the simulation tool with the first test bench (SPI_TestFixture) instead. So this leads to some questions. 1) Is it feasible to place multiple text fixtures into one project like this and expect to be able to select them individually for simulation? 2) If it is feasible how does one successfully lanunch the second listed simulation? 3) Does one have to use a separate full project for each test fixture? Note that I am using the latest version of the ISE WebPack. The selected simulator is ISIM. Michael Karas |
|
相关推荐
3个回答
|
|
要尝试的一件事是重命名第二个测试平台的模块。
现在,根据层次结构,它们具有相同的模块名称(这与文件名不同)。 这可能导致错误地假设已经为第二个测试平台构建了对象。 另一件要尝试的是右键单击“模拟行为模型”并选择“重新运行所有”。 这将强制重新构建代码,大概使用正确的测试平台。 - Gabor 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 One thing to try is to rename the module of the second test bench. Right now, according to the hierarchy they have the same module name (this is not the same as the file name). This may lead to incorrectly assuming that the object has already been built for the second testbench. Another thing to try is to right click on "Simulate Behavioral Model" and select "Rerun all." This would force a re-build of the code, presumably using the correct test bench. -- GaborView solution in original post |
|
|
|
要尝试的一件事是重命名第二个测试平台的模块。
现在,根据层次结构,它们具有相同的模块名称(这与文件名不同)。 这可能导致错误地假设已经为第二个测试平台构建了对象。 另一件要尝试的是右键单击“模拟行为模型”并选择“重新运行所有”。 这将强制重新构建代码,大概使用正确的测试平台。 - Gabor 以上来自于谷歌翻译 以下为原文 One thing to try is to rename the module of the second test bench. Right now, according to the hierarchy they have the same module name (this is not the same as the file name). This may lead to incorrectly assuming that the object has already been built for the second testbench. Another thing to try is to right click on "Simulate Behavioral Model" and select "Rerun all." This would force a re-build of the code, presumably using the correct test bench. -- Gabor |
|
|
|
Gabor,谢谢你的回复。
我在每个测试夹具文件中重命名了顶级仿真模型,然后ISE将模块名称输出并在项目菜单中显示。 然后在使用“ReRun All”选项时,模拟器似乎已经启动了适当的测试台。 所以现在我要进行一整套新的设计调试和测试。 再次感谢, 麦克风 以上来自于谷歌翻译 以下为原文 Gabor, Thanks for the reply. I renamed the top level simulation models in each of the test fixture files and then ISE brought the module names out and showed then in the project menu. Then upon using the "ReRun All" option the simulator seems to have launched with the proper test bench. So now I'm off to a whole new batch of design debug and test. Thanks again, Mike |
|
|
|
只有小组成员才能发言,加入小组>>
2416 浏览 7 评论
2821 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2292 浏览 9 评论
3372 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2458 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1122浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
581浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
447浏览 1评论
2002浏览 0评论
725浏览 0评论
小黑屋| 手机版| Archiver| 德赢Vwin官网 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-21 20:32 , Processed in 1.159020 second(s), Total 80, Slave 64 queries .
Powered by 德赢Vwin官网 网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号