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我正在尝试针对Virtex-6 XC6VLX240T-3板构建Xilinx实时视频引擎1.0。
我和电路板一起获得了ISE Logic版本，没有EDK许可证。 所以，我下载了一个ISE Webpack，并使用了EDK的免费许可证。 我遇到了构建错误。 platgen.log文件已附加。 Webpack仅适用于根据此链接提供的Virtex-6 XCLX75-T FPGA：http：//www.xilinx.com/publications/matrix/Software_matrix.pdf。 这个错误可能是因为许可问题。 我想购买EDK，但想确保我能够真正构建这个设计。 platgen.log 46 KB 以上来自于谷歌翻译 以下为原文 I am trying to build Xilinx Real Time Video Engine 1.0 targeting a Virtex-6 XC6VLX240T-3 board. I obtained a ISE Logic edition along with the board and dont have EDK license. So, I downloaded a ISE Webpack and am using the free license for EDK. I get build errors. The platgen.log file is attached. The Webpack is only applicable to Virtex-6 XCLX75-T FPGAs according to this link http://www.xilinx.com/publications/matrix/Software_matrix.pdf. Could this error be because of licensing issue. I would like to purchase EDK but want to make sure I can actually build this design. platgen.log 46 KB 
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7个回答
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第一件事：尝试清理项目:)如果这没有帮助，你可以发布这个文件：/Xilinx/xapp889-rtve/export_rtve_ml605/synthesis/system_axi_vdma_scaler_wrapper_xst.srp
www.xilinx.com 以上来自于谷歌翻译 以下为原文 First thing: Try cleaning the project :) If that doesn't help, can you post this file: /Xilinx/xapp889-rtve/export_rtve_ml605/synthesis/system_axi_vdma_scaler_wrapper_xst.srp www.xilinx.com |
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如果清洁项目意味着“清理所有生成的文件”，是的，我做了。
请找到.srp附件。 system_axi_vdma_scaler_wrapper_xst.srp 102 KB 以上来自于谷歌翻译 以下为原文 If cleaning project means "Clean all generated files", yes I did. Please find the .srp attached. |
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嗯，看起来像合成VDMA的问题。
您是否对设计进行了任何修改？VDMA设置是什么？ 你能增加VDMA上的行缓冲深度吗？ www.xilinx.com 以上来自于谷歌翻译 以下为原文 Hmm, looks like an issue synthesizing the VDMA. Did you make any modifications to the design? What are the VDMA settings? Can you increasing your linebuffer depths on the VDMA.www.xilinx.com |
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EDK工具通知它将修改几个核心，因为该项目是使用旧版本构建的。
我使用的是ISE 14.7。 请帮助我查看VDMA设置和修改。 我怎么做。 以上来自于谷歌翻译 以下为原文 The EDK tool notified that it will be modifying a few cores because the project was built using older version. I am using ISE 14.7. Please help me in looking at VDMA settings and modifying. How do I do that. |
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哦，这可能是一个挑战，因为设计中的旧IP可能在14.7中不可用。
您可以考虑使用最初构建设计的ISE版本。如果双击XPS“总线接口”选项卡中的VDMA核心，它是否会启动GUI以更改设置？ www.xilinx.com 以上来自于谷歌翻译 以下为原文 Oh, that is probably going to be a challenge since old IP in the design may not be available in 14.7. You might consider using the ISE version in which the design was originally built. If you double click the VDMA core in the XPS 'bus interfaces' tab, does it launch a GUI where you can change the settings? www.xilinx.com |
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增加VDMA上的行缓冲深度并没有解决问题。
我目前正在下载项目所在的13.2。谢谢。 以上来自于谷歌翻译 以下为原文 Increasing the linebuffer depths on VDMA did not fix the issue. I am currenlty downloading 13.2 with which the project was built. Thank you. |
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这确实是一个版本问题。
我能够成功地与13.2合成 以上来自于谷歌翻译 以下为原文 This is a version issue indeed. I was able synthesize successfully with 13.2 |
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只有小组成员才能发言，加入小组>>
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