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我目前正在使用核心生成器实用程序来模拟FIFO。我没有观察到我期望的输出。
首先，我在模拟开始时重置FIFO .Astate machine controlsrd_enandwr_en.On reset，rd_en = 0andwr_en = 0。 然后wr_enis断言开始写32位数据ondin。 FIFO继续写入，直到控制器readfull = 1.wr_enis然后甜点。两个循环之后，由控制器断言，然后控制器读取数据unitl，控制器seesempty = 1。 问题是，当FIFIO的深度设置为8192时，只有25次写入时，核心被设置为1，并且间歇性地显示出奇怪的行为“不关心状态”。 我附上了波形。 有什么建议么？ 谢谢。 以上来自于谷歌翻译 以下为原文 I am currently having diffuculty simulating a FIFO using the core generator utility. I am not observing the output I expect. First, I reset the FIFO at the start of the simulation. A state machine controls rd_en and wr_en. On reset, rd_en = 0 and wr_en = 0. wr_en is then asserted to start writing 32-bit data on din. The FIFO continues writing until the controller reads full = 1. wr_en is then desserted. Two cycles later rd_en is then asserted by the controller to read out data unitl the controller sees empty = 1. The problem is that full is being set to 1 by the core after only 25 writes when the depth of the FIFIO is set to 8192. empty is also displaying strange behavioral 'don't care status' intermittenly. I have attached the waveform. Any suggestions? Thank you. 
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3个回答
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你好
您使用的是哪个版本的FIFO核心，工具版本和语言？ 我看到时钟频率非常高400Ghz并且不支持这些高频。 您是否可以降低频率并检查是否仍然看到问题，并尝试使用随核心提供的示例设计。 问候，萨蒂什----------------------------------------------- --- --------------------------------------------请注意 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用的帖子。感谢.-- ---------------------------- --------------------- ---------------------- 以上来自于谷歌翻译 以下为原文 Hi Which version of FIFO core,tool version and language are you using? I see the clock frequency is very high 400Ghz and these high frequencies are not supported.. Can you reduce the frequency and check if you still see the issue and also try with the example design delivered with the core. Regards, Satish ---------------------------------------------------------------------------------------------- Kindly note- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful. --------------------------------------------------------------------------------------------- |
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将所有wr_en和重置周期都显示在图片上会更好。你在复位后开始写精确吗？
由于ipcore内部复位逻辑，我认为在复位信号之后它还没有准备好5-6个时钟 以上来自于谷歌翻译 以下为原文 its much better to put picture with all wr_en and reset cycles visible. do you start writting exact after reset? I think it is not ready for 5-6 clocks after reset signal because of ipcore internal reset logic |
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降低频率似乎解决了这个问题。
谢谢。 以上来自于谷歌翻译 以下为原文 Reducing the frequency seems to resolve the issue. Thank you. |
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只有小组成员才能发言，加入小组>>
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