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嗨，
我想知道连接到ZC706板上Zynq的PL部分的外部DDR RAM是否为cachealbe。 如果是可缓存的，是否需要任何配置？ 请帮忙。 谢谢。 以上来自于谷歌翻译 以下为原文 Hi, I want to know whether the external DDR RAM connected to PL section of Zynq in ZC706 board is cachealbe or not. If is cacheable, are there any configurations needed ? Please help. Thanks. 
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2个回答
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你的意思是如果你制作一个PL连接的DDR控制器并将其的从端口连接到Zynq PS / PL接口上的一个主端口，PS缓存控制器会将来自此端口的数据放在缓存中吗？
L1 / L2高速缓存控制器位于ARM内核和中央互连之间，因此答案很可能是肯定的。 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 以上来自于谷歌翻译 以下为原文 Do you mean if you make a PL connected DDR controller and connect the slave port of this to one of the master ports on the Zynq PS/PL interface, will the PS cache controller put data from this port on the cache ? L1/L2 cache controllers sit between the ARM cores and the central interconnect so the answer is most probably yes.- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. |
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是。
您对我的问题的理解是正确的。 感谢您的答复。 以上来自于谷歌翻译 以下为原文 Yes. Your understanding of my question is correct. Thanks for your response. |
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