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你好，
在ug472中，它说“每个CLKOUT和CLKFBOUT分频器可以单独选择进行相移。属性CLKOUT [0：6] _USE_FINE_PS和CLKFBOUT_USE_FINE_PS选择输出时钟进行动态相移。动态相移量很常见 到所有选择的输出时钟。“ 动态相移接口包括PSEN，PSINCDEC，PSCLK和PSDONE。 如果用户将多个输出时钟的属性CLKOUT * _USE_FINE_PS设置为TRUE，则用户不能使用PSEN，PSINCDEC，PSCLK和PSDONE来指定应移位哪个输出时钟。 因此，动态相移接口似乎会将CLKOUT * _USE_FINE_PS设置为TRUE的所有输出时钟同时移位。 真的吗？？ 顺便说一句，我使用7系列FPGA 以上来自于谷歌翻译 以下为原文 Hello, In the ug472, it says "Each CLKOUT and the CLKFBOUT divider can be individually selected for phase shifting. The attributes CLKOUT[0:6]_USE_FINE_PS and CLKFBOUT_USE_FINE_PS select the output clocks to be dynamically phase shifted. The dynamic phase-shift amount is common to all the output clocks selected." And the dynamic phase shift interface includes PSEN, PSINCDEC, PSCLK, and PSDONE. If user set the attributes CLKOUT*_USE_FINE_PS of multiple output clocks to be TRUE, user cannot use PSEN, PSINCDEC, PSCLK, and PSDONE to specify which output clock should be shifted. So, it seems that the dynamic phase shift interface will shift all the output clocks whose CLKOUT*_USE_FINE_PS set to TRUE at the same time. Is that true?? BTW, I use the 7series FPGAs 
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3个回答
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嗨，
你指的是哪个版本的UG472？ 2014年4月8日的7系列FPGA时钟资源用户指南UG472（v1 .9），如果你看到它，我没有看到“用户不能使用PSEN，PSINCDEC，PSCLK和PSDONE来指定应该移位哪个输出时钟”的说法 你能提一下页码，以便我们交叉检查吗？ 对于您的具体问题，动态相移接口确实会将CLKOUT * _USE_FINE_PS设置为TRUE的所有输出时钟同时移位。 问候， Vanitha -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索， 您可能会找到相关信息。请留下帖子 - “接受为解决方案”，如果提供的信息有用且回复，请给予赞誉 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 Hi, Which version of UG472 are you referring? I do not see the statement "user cannot use PSEN, PSINCDEC, PSCLK, and PSDONE to specify which output clock should be shifted" in 7 Series FPGAs Clocking Resources User Guide UG472 (v1.9) April 8, 2014, if you see it can you mention the page number so that we can cross check? For your specific question it is true that the dynamic phase shift interface will shift all the output clocks whose CLKOUT*_USE_FINE_PS set to TRUE at the same time. Regards, Vanitha --------------------------------------------------------------------------------------------- Please do google search before posting, you may find relavant information. Mark the post - "Accept as solution" and give kudos if information provided is helpful and reply oriented View solution in original post |
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嗨，
你指的是哪个版本的UG472？ 2014年4月8日的7系列FPGA时钟资源用户指南UG472（v1 .9），如果你看到它，我没有看到“用户不能使用PSEN，PSINCDEC，PSCLK和PSDONE来指定应该移位哪个输出时钟”的说法 你能提一下页码，以便我们交叉检查吗？ 对于您的具体问题，动态相移接口确实会将CLKOUT * _USE_FINE_PS设置为TRUE的所有输出时钟同时移位。 问候， Vanitha -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索， 您可能会找到相关信息。请留下帖子 - “接受为解决方案”，如果提供的信息有用且回复，请给予赞誉 以上来自于谷歌翻译 以下为原文 Hi, Which version of UG472 are you referring? I do not see the statement "user cannot use PSEN, PSINCDEC, PSCLK, and PSDONE to specify which output clock should be shifted" in 7 Series FPGAs Clocking Resources User Guide UG472 (v1.9) April 8, 2014, if you see it can you mention the page number so that we can cross check? For your specific question it is true that the dynamic phase shift interface will shift all the output clocks whose CLKOUT*_USE_FINE_PS set to TRUE at the same time. Regards, Vanitha --------------------------------------------------------------------------------------------- Please do google search before posting, you may find relavant information. Mark the post - "Accept as solution" and give kudos if information provided is helpful and reply oriented |
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感谢您的回答。“用户不能使用PSEN，PSINCDEC，PSCLK和PSDONE来指定应该移位哪个输出时钟”只是我对ug472的理解。
我应该更清楚地写下我的话。谢谢。 以上来自于谷歌翻译 以下为原文 Thanks for your answer. "user cannot use PSEN, PSINCDEC, PSCLK, and PSDONE to specify which output clock should be shifted" was just my understanding of the ug472. I should write my word more clear. Thank you. |
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2019-3-25 08:12:02
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只有小组成员才能发言，加入小组>>
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