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请问VHDL语言和verilog语言有什么区别？

2708 Verilog

问答对人有帮助，内容完整，我也想知道答案 0 VHDL语言和verilog语言有何区别 0
2019-3-28 06:52:52　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × ChristineGu 该类别下有 16 个回答。邀请回答 HengDu 该类别下有 16 个回答。邀请回答 heks 该类别下有 16 个回答。邀请回答 dfasda 该类别下有 15 个回答。邀请回答 nhonglan 该类别下有 15 个回答。邀请回答 yonglanzhang 该类别下有 15 个回答。邀请回答杀狼000 该类别下有 14 个回答。邀请回答 wenminglang 该类别下有 14 个回答。邀请回答 C880U 该类别下有 14 个回答。邀请回答 jhdfvs 该类别下有 14 个回答。邀请回答 chm5 该类别下有 14 个回答。邀请回答 muwersddg 该类别下有 14 个回答。邀请回答 a732538 该类别下有 13 个回答。邀请回答 hrtuoyu 该类别下有 13 个回答。邀请回答 hfgdzc 该类别下有 13 个回答。邀请回答 thyysbk 该类别下有 13 个回答。邀请回答凡人wlj 该类别下有 13 个回答。邀请回答 kszdj113 该类别下有 13 个回答。邀请回答飞雪9366 该类别下有 13 个回答。邀请回答 billbian 该类别下有 13 个回答。邀请回答举报孙燕冉相关推荐 • 请问VHDL语言和verilog语言有什么区别？ 3661 • 小编科普什么是ST语言 2395 • 一句verilog语言转成VHDL语言的问题 2193 • 关于modelsim和matlab协仿真的问题，用的是verilog语言。。。。 2083 • 初学FPGA应该学习VHDL还是 Verilog_HDL语言,请高手指条路. 2586 • c语言在FPGA中的应用 5834 • verilog的仿真和综合有什么区别？ 9180 • Verilog HDL语言有什么优越性 1896 • nTrace中的信号添加的nWave中报路径错误（Verilog VHDL mix） 3561 • C语言和汇编语言的优缺点是什么？ 2221 5个回答

答案对人有帮助，有参考价值 0 这两种语言的语法略有不同，verilog更加贴近C语言，因此更加容易上手

2019-3-28 14:29:18 评论举报薛丽娜

答案对人有帮助，有参考价值 0 verilog编程更容易一些，但是两个相差不是很大

2019-3-28 14:39:36 评论举报王利祥

答案对人有帮助，有参考价值 0 区别不大，verilog更加灵活，VHDL更严谨，多人开发大型项目更规范

2019-3-28 14:51:03 评论举报李梅

答案对人有帮助，有参考价值 0 verilog在语法上更有逻辑性，像是C语言。 VHDL是更严格的硬件语言

2019-3-28 15:08:04 评论举报贾佳斌

答案对人有帮助，有参考价值 0 Verilog是逻辑性硬件语言，VHDL是纯硬件语言，具体区别可参照C和汇编。

2019-3-28 15:26:04 评论举报郭雨桐

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