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有人可以解释没有经验的VHDL编码器这个错误信息试图用简单的词语告诉我什么？
错误：位置：1108 - 已找到时钟IOB / BUFGMUX时钟组件对 没有放在最佳时钟IOB / BUFGMUX站点对。 时钟 IOB组件放置在站点上。 相应的BUFG组件 放在现场。 只有一组选择 可以使用到Clocker缓冲区的快速路径的IOB，但它们不是 正在使用。 您可能想要分析存在此问题的原因并进行更正。 如果此次设计可接受此次优化条件，则可以使用 .ucf文件中的CLOCK_DEDICATED_ROUTE约束将此消息降级为 警告并允许您的设计继续。 但是，使用此覆盖 非常气馁，因为它可能导致非常差的计时结果。 它是 建议在设计中纠正此错误情况。 的列表 下面列出了此时钟放置规则中使用的所有COMP.PIN。 这些 示例可以直接在.ucf文件中使用，以覆盖此时钟规则。 错误：包装：1654 - 时序驱动的放置阶段遇到错误。 我只想使用外部HREF信号作为计数线和其他一些东西的触发器。 有没有更好的配置逻辑方法？ 我被指出这是因为我试图将信号从一个银行路由到另一个银行。 HREF在bank0中，BUFOUT在bank1中。 我无法改变引脚bacuase这是它铺设的板子。 有没有正确的方法来解决它？ 这就是我所拥有的： ENtiTY mainModule IS 港口（ CLK160：IN STD_LOGIC; BUFOUT：OUT STD_LOGIC_VECTOR（11 DOWNTO 0）：=（OTHERS =>'0'）; RESET_B：OUT STD_LOGIC：='1'; HREF：IN STD_LOGIC; DATA_IM：IN STD_LOGIC_VECTOR（9 DOWNTO 0）; PCLK：IN STD_LOGIC; XVCLK：OUT STD_LOGIC：='0'）; END mainModule; mainModule IS的体系结构行为 SIGNAL CLK10：STD_LOGIC：='0'; SIGNAL SKIP：STD_LOGIC：='0'; SIGNAL LineCounter：UNSIGNED（9 DOWNTO 0）：=（OTHERS =>'0'）; 组件CLK_DIV16是端口（CLKIN：在STD_LOGIC中; CLKDV：输出STD_LOGIC）;端组件; 开始 U1：CLK_DIV16端口映射（CLKIN => CLK160，CLKDV => CLK10）; OUT_TEST：PROCESS（PCLK） 开始 如果RISING_EDGE（PCLK）那么 BUFOUT（9 DOWNTO 0）488然后 LineCounter'0'）; 跳跃 以上来自于谷歌翻译 以下为原文 Could someone explain inexperienced VHDL coder what this error message trying to tell me in simple words? ERROR:Place:1108 - A clock IOB / BUFGMUX clock component pair have been found that are not placed at an optimal clock IOB / BUFGMUX site pair. The clock IOB component ENTITY mainModule ISPORT( CLK160 : IN STD_LOGIC; BUFOUT : OUT STD_LOGIC_VECTOR (11 DOWNTO 0) := (OTHERS => '0'); RESET_B : OUT STD_LOGIC := '1'; HREF : IN STD_LOGIC; DATA_IM : IN STD_LOGIC_VECTOR (9 DOWNTO 0); PCLK : IN STD_LOGIC; XVCLK : OUT STD_LOGIC := '0');END mainModule;ARCHITECTURE BEHAVIORAL OF mainModule IS SIGNAL CLK10 : STD_LOGIC := '0'; SIGNAL SKIP : STD_LOGIC := '0'; SIGNAL LineCounter : UNSIGNED(9 DOWNTO 0) := (OTHERS => '0'); component CLK_DIV16 is port (CLKIN : in STD_LOGIC; CLKDV : out STD_LOGIC );end component;BEGINU1: CLK_DIV16 port map(CLKIN => CLK160,CLKDV => CLK10);OUT_TEST: PROCESS(PCLK) BEGIN IF RISING_EDGE(PCLK) THEN BUFOUT(9 DOWNTO 0) <= DATA_IM(9 DOWNTO 0); ELSE NULL; END IF; END PROCESS OUT_TEST;LINECOUNT: PROCESS (HREF) BEGIN IF RISING_EDGE(HREF) THEN IF LineCounter > 488 THEN LineCounter <= (OTHERS => '0'); SKIP <= NOT SKIP; ELSE LineCounter <= LineCounter + 1; END IF; ELSE NULL; END IF; END PROCESS LINECOUNT;BUFOUT(11) <= PCLK AND HREF AND SKIP; XVCLK <= CLK10;END Behavioral; 
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2个回答
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您未能包含用于确定A4引脚不是具有时钟功能的I / O的部件和封装组合，但很可能就是这种情况。
“修复”它的唯一方法是使用错误消息中的说明。 这将导致使用较低性能的路由路径，并且不会保证I / O时序。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com 以上来自于谷歌翻译 以下为原文 You failed to include the part and package combination that you are using to confrim that the A4 pin is not a clock capable I/O, but that is very likely the case. The only way to "fix" it is to use to follow the instructions in the error message. This will result in using a lower performance routing path and without guaranteeed I/O timing. ------Have you tried typing your question into Google? If not you should before posting. Too many results? Try adding site:www.xilinx.com |
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这个问题是由时钟布局器的布局规划不良引起的。在14.1中有一个更具描述性的错误错误：位置：543 - 由于设计的复杂性和/或约束，这种设计不适合该设备中可用的切片数量
。按类型取代实例：LUT 136（0.9％）FF 100（3.1％）请评估以下内容：从该错误中，我们可以推断出有一个布局不佳的BUFG网络，只给设计一些时钟区域 放置组件。 应用约束将布局规划扩展到所有时钟区域并解决了问题。 时钟放置器给出时钟#AREA_GROUP“CLKAG_sys_clk”RANGE = CLOCKREGION_X0Y0，CLOCKREGION_X0Y1，CLOCKREGION_X1Y1，CLOCKREGION_X0Y2，CLOCKREGION_X0Y3，CLOCKREGION_X0Y4，CLOCKREGION_X1Y4，CLOCKREGION_X0Y5，CLOCKREGION_X0Y6，CLOCKREGION_X0Y7; 这是变通方法AREA_GROUP“CLKAG_sys_clk”RANGE = CLOCKREGION_X0Y0：CLOCKREGION_X1Y7; 由seema加入#added 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 以上来自于谷歌翻译 以下为原文 The issue was caused by poor floorplanning by the clock placer. In 14.1 there is a more descriptive error ERROR:Place:543 - This design does not fit into the number of slices available in this device due to the complexity of the design and/or constraints. Unplaced instances by type: LUT 136 (0.9%) FF 100 (3.1%) Please evaluate the following: From that error , we are able to deduce that there is a BUFG net that is poorly floorplanned giving the design only a few clockregions to place the components. Applied constraints that would expand the floorplanning to all the clockregions and that resolved the issue. clock placer gave the clock #AREA_GROUP "CLKAG_sys_clk" RANGE = CLOCKREGION_X0Y0, CLOCKREGION_X0Y1, CLOCKREGION_X1Y1, CLOCKREGION_X0Y2, CLOCKREGION_X0Y3, CLOCKREGION_X0Y4, CLOCKREGION_X1Y4, CLOCKREGION_X0Y5, CLOCKREGION_X0Y6, CLOCKREGION_X0Y7 ; This is the workaround AREA_GROUP "CLKAG_sys_clk" RANGE = CLOCKREGION_X0Y0:CLOCKREGION_X1Y7; #added by seemaThanks and Regards Balkrishan -------------------------------------------------------------------------------------------- Please mark the post as an answer "Accept as solution" in case it helped resolve your query. Give kudos in case a post in case it guided to the solution. |
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只有小组成员才能发言，加入小组>>
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