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嗨，
我有一个如下的指令：（D-A）* B + C. 端口A，B，C，D与DSP48E1输入引脚相对应。 我试图将整个操作打包在DSP单元中。 （顺便说一句，我的数据宽度是8位） 在布局和布线完成后，我使用Vivado打开实现，我注意到该工具不会推断预加法器。 实际上它使用LUT来做D-A 乘法和后加法由工具正确打包，但预加法器不是！ 我需要做些什么才能确保该工具还包装预加法器？ 我还确保我的所有寄存器都使用同步复位。 我还将我的代码作为附件包含在内，以防万一。 请指教。 谢谢， --Rudy my_dsp48e1_module.v 3 KB 以上来自于谷歌翻译 以下为原文 Hi, I have an instrcution as follows: (D-A) * B + C Where ports A,B,C,D correcsponds to DSP48E1 input pins. I am trying to pack the entire operation in once DSP unit. (by the way my data width is 8-bit each) After the place and route is done, I open up the implementation using Vivado, and I notice that the tool will not infer the pre-adder. In fact it is using a LUT to do D-A The multiplication and the post addition is properly packed by the tool, however the pre-adder is not !!! What I need to do to make sure the tool will pack the pre-adder as well? I also made sure that I all my registers use synchronous reset. I also included my code as an attachment, just in case. Please advise. Thanks, --Rudy my_dsp48e1_module.v 3 KB 
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1.好吧，我刚才意识到为了使用DSP48E1的“D”端口，我需要将“USE_DPORT”属性设置为ture。 如果我在推测DSP48E1而没有实例化它，我怎么能把这个属性设置为“TRUE”？！？ 2.我还在Vivado中使用DSP48 Macro（3.0）来生成具有完全相同操作的DSP模块。 即使宏是由工具生成的，我也面临同样的问题。 当我在我的设计中实例化生成的DSP内核时，它再次没有将预加法器打包在DSP模块中？ 知道需要做什么吗？ 谢谢， --Rudy 以上来自于谷歌翻译 以下为原文 update: 1. Well, I just realized that in order to use the "D" port of DSP48E1, I would need to set "USE_DPORT" attribute to be ture. How can I set this attibute to "TRUE" if I am infereing a DSP48E1, without instantiating it ?!? 2. I also used DSP48 Macro (3.0) in Vivado to generate a DSP block with the exact same operation. Even the the macro is generated by the tool, I am facing the same problem. When I instantiate the generated DSP core in my design, it again doesn't pack the pre-adder in the DSP block? Any idea what needs to be done? Thanks, --Rudy |
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鲁迪，
至于DSP48预加法器推断 - 我只能说我并不感到惊讶。 Xilinx综合一直遇到DSP48的一些更高级模式的问题。 预加法器对我来说听起来不太先进，工具应该是正确的。 但如果不这样做，我不会感到惊讶。 综合工具从未能够处理推断DSP48的进位链。 所以，另一种不受支持的模式并不令人震惊。 所以，你必须实现而不是推断。 这导致了你的第二个问题。 你能在这里澄清一下这个问题吗？ 我从来没有使用任何Xilinx“宏”，相反，我只是实例化了原语。 如果你这样做，该工具真的不应该有任何摆动空间，并且必须遵循你的实例。 您正在使用“USE_DPORT”= true来实现整个DSP48，并且所有原始端口都连接起来。 这个工具没什么可做的。 我无法相信这个工具可能会搞砸了。 那么，你能用选项2澄清失败吗？ - 标记 以上来自于谷歌翻译 以下为原文 Rudy, As to the DSP48 pre-adder inference - I can only say that I'm not surprised. Xilinx synthesis has always had trouble with some of the more advanced modes of the DSP48. A pre-adder doesn't sound to me to be too advanced, the tools SHOULD get it right. But I wouldn't be suprised if it didn't. The synthesis tools have never been able to handle inferring the carry chains of the DSP48. So, yet another unsupported mode isn't shocking. So, you must instanciate instead of infer. Which leads to your second question. Can you clarify the problem here? I've never used any of the Xilinx "Macros", instead I just instanciate the primitives. If you do this, the tool really shouldn't have any wiggle room at all, and must follow what you instanciated. You're instanciating the whole DSP48 with "USE_DPORT" = true, and all the primitive ports hooked up. There's nothing for the tool to do. I can't believe the tool could mess this up. So, can you clarify the failure with option 2? --Mark |
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嗨，
尝试使用18位签名数据。 Xst用户指南说： “为了利用预加法器功能，XST必须识别与预加法器大小特征完全匹配的描述，即使您的数据宽度较低。” 用户指南中还有一个编码示例。 以上来自于谷歌翻译 以下为原文 Hi, try using 18 bit signed data. Xst user guide says: "To leverage the pre-Adder capability, XST must identify a description that exactly matches the pre-Adder size characteristics, even though your data may be of a lower width." There is also a coding example in the user guide. |
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